JPH01246614A - バンドギャップ基準電圧回路 - Google Patents
バンドギャップ基準電圧回路Info
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- JPH01246614A JPH01246614A JP1036413A JP3641389A JPH01246614A JP H01246614 A JPH01246614 A JP H01246614A JP 1036413 A JP1036413 A JP 1036413A JP 3641389 A JP3641389 A JP 3641389A JP H01246614 A JPH01246614 A JP H01246614A
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- transistors
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２個の入力端子と１個の出力端子を有するＭ
ＯＳ差動増幅器と、ベース−エミッタ通路が該差動増幅
器の一方の入力端子と特定の接続点との間に配置され且
つエミッタ−コレクタ通路が第１の電流を流す第１の電
流通路内に配置された第１のバイポーラトランジスタと
、ベース−エミッタ通路が前記差動増幅器の他方の入力
端子と前記特定の接続点との間に第１の抵抗と直列に配
置され且つエミッタ−コレクタ通路が第２の電流を流す
第２の電流通路内に配置された第２のバイポーラトラン
ジスタと、前記第１及び第２の電流通路に電流を供給す
る手段と、電源電圧端子と基準電圧を取出す出力端子と
の間に配置された第２及び第３の抵抗の直列接続とを具
え、その第２及び第３の抵抗間の接続点を前記第２のト
ランジスタのベースに結合すると共に前記差動増幅器の
出力端子を前記基準電圧出力端子に結合して成るバンド
ギャップ基準電圧回路に関するものである。
ＯＳ差動増幅器と、ベース−エミッタ通路が該差動増幅
器の一方の入力端子と特定の接続点との間に配置され且
つエミッタ−コレクタ通路が第１の電流を流す第１の電
流通路内に配置された第１のバイポーラトランジスタと
、ベース−エミッタ通路が前記差動増幅器の他方の入力
端子と前記特定の接続点との間に第１の抵抗と直列に配
置され且つエミッタ−コレクタ通路が第２の電流を流す
第２の電流通路内に配置された第２のバイポーラトラン
ジスタと、前記第１及び第２の電流通路に電流を供給す
る手段と、電源電圧端子と基準電圧を取出す出力端子と
の間に配置された第２及び第３の抵抗の直列接続とを具
え、その第２及び第３の抵抗間の接続点を前記第２のト
ランジスタのベースに結合すると共に前記差動増幅器の
出力端子を前記基準電圧出力端子に結合して成るバンド
ギャップ基準電圧回路に関するものである。
（従来の技術）
斯るバンドギャップ基準電圧回路は例えば米国特許第４
３８０７０６号及び同第４２８７４３９号明細書、並び
にＰＣＴ出１１ｉ１１ＷＯ８１１０２３４８号明細書に
開示されたいる。これらの既知の回路の動作の説明につ
いてはこれらの明細書並びにｒＥＩｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ。
３８０７０６号及び同第４２８７４３９号明細書、並び
にＰＣＴ出１１ｉ１１ＷＯ８１１０２３４８号明細書に
開示されたいる。これらの既知の回路の動作の説明につ
いてはこれらの明細書並びにｒＥＩｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ。
Ｊａｎｕａｒｙ ７，１９８２．Ｖｏｌ、１８ 、 Ｎ
ｏ、Ｉ Ｊの第２４〜２５頁のＢａｎｄ −ｇａｐ Ｖ
ｏｌｔａｇｅ Ｒｅｆｅｒｅｎｃｅ ５ｏｕｒｃｅｓ
ＣＭＯＳＴｅｃｈｎｏｌｏｇｙ”のような論文を参考に
されたい。
ｏ、Ｉ Ｊの第２４〜２５頁のＢａｎｄ −ｇａｐ Ｖ
ｏｌｔａｇｅ Ｒｅｆｅｒｅｎｃｅ ５ｏｕｒｃｅｓ
ＣＭＯＳＴｅｃｈｎｏｌｏｇｙ”のような論文を参考に
されたい。
（発明が解決しようとする課題）
これらの既知の回路は下記の欠点のうちの１つ以上を有
している。
している。
・ ＭＯＳ差動増幅器の入力端子の同相モード入力電圧
が多くの場合高くなりすぎてこの増幅器内のＭＯＳ ト
ランジスタがそれらの３極管領域で動作しなければなら
なくなり、その結果として差動増幅器が不平衡になって
利得の損失を生じるためにバンドギャップ基準電圧回路
の性能が劣化する。
が多くの場合高くなりすぎてこの増幅器内のＭＯＳ ト
ランジスタがそれらの３極管領域で動作しなければなら
なくなり、その結果として差動増幅器が不平衡になって
利得の損失を生じるためにバンドギャップ基準電圧回路
の性能が劣化する。
・ 回路内の抵抗に要するチップ面積が一般に相当大き
くなる。
くなる。
ＭＯＳ差動増幅器が回路内の種々の回路素子の不整合に
より生ずるオフセットの影響を受ける。′本発明の目的
はこれらの欠点を少なくとも部分的に除去することにあ
る。
より生ずるオフセットの影響を受ける。′本発明の目的
はこれらの欠点を少なくとも部分的に除去することにあ
る。
（課題を解決するための手段）
本発明はこの目的を達成するために、頭書に記載したタ
イプのバンドギャップ基準電圧回路において、前記第１
の抵抗を前記第２のトランジスタのベースと前記特定の
接続点との間に配置し、この特定の接続点を第３のトラ
ンジスタのベース−エミッタ通路を経て前記第１及び第
２の抵抗の直列接続の一端に結合したことを特徴とする
。
イプのバンドギャップ基準電圧回路において、前記第１
の抵抗を前記第２のトランジスタのベースと前記特定の
接続点との間に配置し、この特定の接続点を第３のトラ
ンジスタのベース−エミッタ通路を経て前記第１及び第
２の抵抗の直列接続の一端に結合したことを特徴とする
。
斯る構成の回路においては、差動増幅器の同相モード入
力電圧と第２及び第３の抵抗の直列接続に接続された電
源端子の電源電圧との電圧差が既知の回路と比較して大
きくなる。これがため、差動増幅器内のＭＯＳトランジ
スタがそれらの３極管領域で動作しなくてすむようにな
る。その結果、差動増幅器の利得を十分に高くして回路
が正しく動作するようにし得る。更に、斯る構成の回路
では、抵抗により占められるチップ面積をかなり小さく
することができる。
力電圧と第２及び第３の抵抗の直列接続に接続された電
源端子の電源電圧との電圧差が既知の回路と比較して大
きくなる。これがため、差動増幅器内のＭＯＳトランジ
スタがそれらの３極管領域で動作しなくてすむようにな
る。その結果、差動増幅器の利得を十分に高くして回路
が正しく動作するようにし得る。更に、斯る構成の回路
では、抵抗により占められるチップ面積をかなり小さく
することができる。
本発明バンドギャップ基準電圧回路の第１の実施例にお
いては前記第３のトランジスタのベースを前記基準電圧
出力端子に結合する。本例では基準電圧が正の電源電圧
に対して発生される。
いては前記第３のトランジスタのベースを前記基準電圧
出力端子に結合する。本例では基準電圧が正の電源電圧
に対して発生される。
本発明バンドギャップ基準電圧回路の第２の実施例にお
いては、前記第３のトランジスタのベースを前記電源電
圧端子に結合する。この場合には基準電圧が負の電源電
圧に対して発生される。
いては、前記第３のトランジスタのベースを前記電源電
圧端子に結合する。この場合には基準電圧が負の電源電
圧に対して発生される。
本発明バンドギャップ基準電圧回路の好適実施例におい
ては、前記第１及び第２のトランジスタを第１及び第２
のトランジスタアレーと置き換え、各アレーのトランジ
スタの数を等しくすると共に第１及び第２のアレーのト
ランジスタを、それぞれの各トランジスタのエミッタ−
コレクタ通路が前記第１及び第２の電流を流す各別の電
流通路内に配置されると共にそのベースが次のトランジ
スタのエミッタに接続されるように相互接続し、各アレ
ー内の最后のトランジスタのエミッタを差動増幅器の入
力端子に接続し、各アレー内の最初のトランジスタのベ
ースを前記特定の接続点と前記第１の抵抗にそれぞれ接
続した構成にする。第１及び第２のトランジスタをトラ
ンジスタアレーと置き換えることにより、第１及び第２
トランジスタが同一でない結果生ずる差動増幅器の入力
端子間のオフセット電圧が減少する。
ては、前記第１及び第２のトランジスタを第１及び第２
のトランジスタアレーと置き換え、各アレーのトランジ
スタの数を等しくすると共に第１及び第２のアレーのト
ランジスタを、それぞれの各トランジスタのエミッタ−
コレクタ通路が前記第１及び第２の電流を流す各別の電
流通路内に配置されると共にそのベースが次のトランジ
スタのエミッタに接続されるように相互接続し、各アレ
ー内の最后のトランジスタのエミッタを差動増幅器の入
力端子に接続し、各アレー内の最初のトランジスタのベ
ースを前記特定の接続点と前記第１の抵抗にそれぞれ接
続した構成にする。第１及び第２のトランジスタをトラ
ンジスタアレーと置き換えることにより、第１及び第２
トランジスタが同一でない結果生ずる差動増幅器の入力
端子間のオフセット電圧が減少する。
オフセット電圧の十分な低減が必要とされる場合には各
アレーに比較的多数のトランジスタを含めるのが好まし
い。オフセット電圧はトランジスタの数の増加につれて
減少する。両アレー内のトランジスタの数はこれらアレ
ー内の両端間電圧が電源電圧の半分より大きくなるほど
多くしてはならない。その理由は、さもなければ同相モ
ード入力端子の改善が得られなくなるためである。
アレーに比較的多数のトランジスタを含めるのが好まし
い。オフセット電圧はトランジスタの数の増加につれて
減少する。両アレー内のトランジスタの数はこれらアレ
ー内の両端間電圧が電源電圧の半分より大きくなるほど
多くしてはならない。その理由は、さもなければ同相モ
ード入力端子の改善が得られなくなるためである。
基準電圧を正の電源電圧に対して取り出す場合には、差
動増幅器の同相モード入力電圧の改善は、出力電圧の値
に応じて、両アレーが単一のトランジスタのみを具える
場合よりも小さくなるが、回路素子の不整合により生ず
るオフセットの影響がかなり小さくなる。
動増幅器の同相モード入力電圧の改善は、出力電圧の値
に応じて、両アレーが単一のトランジスタのみを具える
場合よりも小さくなるが、回路素子の不整合により生ず
るオフセットの影響がかなり小さくなる。
この場合には同相モード入力電圧の改善とオフセット電
圧の改善の両方を達成し得る満足な折衷・点は各アレー
内のトランジスタの数が２の場合に得られる。
圧の改善の両方を達成し得る満足な折衷・点は各アレー
内のトランジスタの数が２の場合に得られる。
（実施例）
図面を参照して本発明の実施例を詳細に説明する。
比較のために、初めに、差動増幅器のＭＯＳ ）ラン
ジスタが３極管領域で動作しければならず、且つ集積化
するとチップ面積のかなりの部分が抵抗により占められ
てしまう既知のバンドギャップ基準電圧回路を第１図に
示しである。この既知の回路はＭＯ５差動増幅器ＯＡ、
と、トランジスタＱ、及びＱ２と、抵抗Ｒ１〜Ｒ２を具
えている。トランジスタＱ１は電源ＶＤＤに抵抗Ｒ３と
直列に接続する。トランジスタＱ２は電源ｖ０に抵抗Ｒ
，及びＲ２と直列に接続され、且つ電源ｖ０と出力電圧
Ｖ ｏｕｔが得られる出力端子との間に配置された抵抗
Ｒ４及びＲ３の直列接続の両抵抗間の接続点の電圧によ
り駆動される。
ジスタが３極管領域で動作しければならず、且つ集積化
するとチップ面積のかなりの部分が抵抗により占められ
てしまう既知のバンドギャップ基準電圧回路を第１図に
示しである。この既知の回路はＭＯ５差動増幅器ＯＡ、
と、トランジスタＱ、及びＱ２と、抵抗Ｒ１〜Ｒ２を具
えている。トランジスタＱ１は電源ＶＤＤに抵抗Ｒ３と
直列に接続する。トランジスタＱ２は電源ｖ０に抵抗Ｒ
，及びＲ２と直列に接続され、且つ電源ｖ０と出力電圧
Ｖ ｏｕｔが得られる出力端子との間に配置された抵抗
Ｒ４及びＲ３の直列接続の両抵抗間の接続点の電圧によ
り駆動される。
差動増幅器ＯＡ、の入力端子はトランジスタロ、と抵抗
Ｒ１との接続点及び抵抗Ｒ１及びＲ２の接続点にそれぞ
れ接続される。差動増幅器０＾１の出力端子は出力端子
ＶｏｕＬに接続される。両トランジスタＱ、及びＱ２の
コレクタは、必要に応じ発生基準電圧を利用する他の回
路の一部を構成する他の素子（図示せず）を経て、負電
源電圧、例えばアースに接続される。最も簡単な例では
両コレクタは負電源電圧に直接接続される。
Ｒ１との接続点及び抵抗Ｒ１及びＲ２の接続点にそれぞ
れ接続される。差動増幅器０＾１の出力端子は出力端子
ＶｏｕＬに接続される。両トランジスタＱ、及びＱ２の
コレクタは、必要に応じ発生基準電圧を利用する他の回
路の一部を構成する他の素子（図示せず）を経て、負電
源電圧、例えばアースに接続される。最も簡単な例では
両コレクタは負電源電圧に直接接続される。
この回路においては、トランジスタＱ、、（ｈのベース
の電圧は正電源電圧ＶＤＤ−約１．３ｖのバンドギャッ
プ基準電圧に等しくなる。この場合、差動増幅器０＾１
の同相モード入力電圧はＶＤｎ １．３Ｖ＋Ｖ、、！
（Ｑｌ）２ Ｖｏｎ−０，７Ｖニ等シクナリ、高スキル
タメニ差動増幅器ＯＡ、内のＭＯＳ ）ランジスタがそ
れらの３極管領域で動作しなければならなくなる。この
結果として差動増幅器の利得がかなり小さくなり、回路
の正しい動作に悪影響を与える。
の電圧は正電源電圧ＶＤＤ−約１．３ｖのバンドギャッ
プ基準電圧に等しくなる。この場合、差動増幅器０＾１
の同相モード入力電圧はＶＤｎ １．３Ｖ＋Ｖ、、！
（Ｑｌ）２ Ｖｏｎ−０，７Ｖニ等シクナリ、高スキル
タメニ差動増幅器ＯＡ、内のＭＯＳ ）ランジスタがそ
れらの３極管領域で動作しなければならなくなる。この
結果として差動増幅器の利得がかなり小さくなり、回路
の正しい動作に悪影響を与える。
第２図は差動増幅器の主要素子、即ちＭＯＳ ）ランジ
スタＰ８〜Ｐ、を示すものである。２個のトランジスタ
ＰＩＧ及びＰ、は２個の入力端子ｉｎｌ及びｉｎｚに接
続された入力トランジスタＰ、及びＰ、に電流を供給す
る電流ミラー回路を構成する。トランジスタｐ＋ｚは電
流設定段を構成し、バイアス電圧ＶＩ＋ｉ□で制御され
る。出力信号は出力端子ｏｕｔに得られる。斯るＭＯ５
差動増幅器のこれ以上の詳細については当業者に公知の
文献を参照されたい。
スタＰ８〜Ｐ、を示すものである。２個のトランジスタ
ＰＩＧ及びＰ、は２個の入力端子ｉｎｌ及びｉｎｚに接
続された入力トランジスタＰ、及びＰ、に電流を供給す
る電流ミラー回路を構成する。トランジスタｐ＋ｚは電
流設定段を構成し、バイアス電圧ＶＩ＋ｉ□で制御され
る。出力信号は出力端子ｏｕｔに得られる。斯るＭＯ５
差動増幅器のこれ以上の詳細については当業者に公知の
文献を参照されたい。
例えば、ｒ ｒｌＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏ
ｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓＶｏ１．５ｅ−
１６，Ｎα４．Ａｕｇｕｓｔ １９８１ Ｊの第３３０
頁の論文１八ｎ Ｉｎｔｅｇｒａｔｅｄ Ｓｉｎｇ
ｌｅ Ｃｈｉｐ ＰＣＭ Ｖｏｉｃｅ ｃｏ
ｄｅｃｗｉｔｈ ｆｉｌｔｅｒｓ”（Ｆｉｇ、１３）を
参照されたい。
ｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓＶｏ１．５ｅ−
１６，Ｎα４．Ａｕｇｕｓｔ １９８１ Ｊの第３３０
頁の論文１八ｎ Ｉｎｔｅｇｒａｔｅｄ Ｓｉｎｇ
ｌｅ Ｃｈｉｐ ＰＣＭ Ｖｏｉｃｅ ｃｏ
ｄｅｃｗｉｔｈ ｆｉｌｔｅｒｓ”（Ｆｉｇ、１３）を
参照されたい。
第３図は本発明バンドギャップ基準電圧回路の第１の実
施例を示し、この回路では差動増幅器の同相入力電圧が
第１図に示す回路の場合よりも正電源電圧Ｖ ００に対
し低い電圧レベルになる。この回路はＭＯＳ差動増幅器
ＯＡ、と、バイポーラトランジスタＱ、、 Ｑ、、 Ｑ
、と、抵抗Ｒ６＋ Ｒ？＋ Ｒｅと、ＭＯＳ ）ラン
ジスタＰＩ、ＰＺ、Ｐ３とを具えている。トランジスタ
Ｐ、及びＲ２は電流源トランジスタＰ、とともに電流ミ
ラー回路を構成し、電源電圧ｖ０に接続する。
施例を示し、この回路では差動増幅器の同相入力電圧が
第１図に示す回路の場合よりも正電源電圧Ｖ ００に対
し低い電圧レベルになる。この回路はＭＯＳ差動増幅器
ＯＡ、と、バイポーラトランジスタＱ、、 Ｑ、、 Ｑ
、と、抵抗Ｒ６＋ Ｒ？＋ Ｒｅと、ＭＯＳ ）ラン
ジスタＰＩ、ＰＺ、Ｐ３とを具えている。トランジスタ
Ｐ、及びＲ２は電流源トランジスタＰ、とともに電流ミ
ラー回路を構成し、電源電圧ｖ０に接続する。
更に、トランジスタｐ、、ｐ、及びＲ３は、Ｐ、を流れ
る所定の電流に対し所望の第１の電流がｐ、を経て、所
望の第２の電流がＲ２を経て流れるように設計する。ト
ランジスタＰ、はトランジスタＱ、と直列に配置して第
１の電流が口、も経て流れるようにすると共に、トラン
ジスタＰ２はトランジスタ０４と直列に配置して第２の
電流がＱ４も経て流れるようにする。トランジスタＰＩ
と口、との接続点を差動増幅器ＯＡ２の一方の入力端子
に接続すると共に、トランジスタＰ２と口、との接続点
を差動増幅器ＯＡｔの他方の入力端子に接続する。トラ
ンジスタＱ、及びＱ４のベースを抵抗Ｒ６の両端にそれ
ぞれ接続する。更に、トランジスタ０３のベースをトラ
ンジスタＱ、のエミッタに接続し、このトランジスタＱ
、のベースを差動増幅器ＯＡ２の出力で駆動する。この
トランジスタＱ、のベースを更に抵抗Ｒ７に接続し、こ
の抵抗Ｒ１を電源電圧Ｖ。ｆｉと出力電圧Ｖ ｏｕｔが
得られる出力端子との間に抵抗Ｒ８と直列に配置する。
る所定の電流に対し所望の第１の電流がｐ、を経て、所
望の第２の電流がＲ２を経て流れるように設計する。ト
ランジスタＰ、はトランジスタＱ、と直列に配置して第
１の電流が口、も経て流れるようにすると共に、トラン
ジスタＰ２はトランジスタ０４と直列に配置して第２の
電流がＱ４も経て流れるようにする。トランジスタＰＩ
と口、との接続点を差動増幅器ＯＡ２の一方の入力端子
に接続すると共に、トランジスタＰ２と口、との接続点
を差動増幅器ＯＡｔの他方の入力端子に接続する。トラ
ンジスタＱ、及びＱ４のベースを抵抗Ｒ６の両端にそれ
ぞれ接続する。更に、トランジスタ０３のベースをトラ
ンジスタＱ、のエミッタに接続し、このトランジスタＱ
、のベースを差動増幅器ＯＡ２の出力で駆動する。この
トランジスタＱ、のベースを更に抵抗Ｒ７に接続し、こ
の抵抗Ｒ１を電源電圧Ｖ。ｆｉと出力電圧Ｖ ｏｕｔが
得られる出力端子との間に抵抗Ｒ８と直列に配置する。
抵抗Ｒ？とＲ６との接続点をトランジスタＱ４のベース
に接続する。トランジスタＱ３＋Ｑ４＋０５のコレクタ
は直接、もしくは当該基準電圧回路の一部を構成する回
路素子を経て負電源電圧（例えばアース）に接続する。
に接続する。トランジスタＱ３＋Ｑ４＋０５のコレクタ
は直接、もしくは当該基準電圧回路の一部を構成する回
路素子を経て負電源電圧（例えばアース）に接続する。
トランジスタロ、及びＱ４を流れる電流及びトランジス
タロ、の寸法を適切に設計して、両トランジスタＱ３及
びＱ４のベース−エミッタ間に異なるベース−エミッタ
電圧ＶＩＥが発生するようにする。両ベースーエミッタ
電圧間の差Δｖ０が抵抗Ｒ６の両端間に現わる。差動増
幅器ＯＡ２がトランジスタＱ、を駆動して抵抗Ｒ６を流
れる電流を平衡状態が得られるように制御し、既知のよ
うにこの平衡状態おいてこの回路はバンドギャップ基準
電圧回路として機能することができる。しかし、既知の
回路との差異は、本発明の回路では低い同相モード入力
端子が差同増幅器ＯＡ、の入力端子に現れる点にある。
タロ、の寸法を適切に設計して、両トランジスタＱ３及
びＱ４のベース−エミッタ間に異なるベース−エミッタ
電圧ＶＩＥが発生するようにする。両ベースーエミッタ
電圧間の差Δｖ０が抵抗Ｒ６の両端間に現わる。差動増
幅器ＯＡ２がトランジスタＱ、を駆動して抵抗Ｒ６を流
れる電流を平衡状態が得られるように制御し、既知のよ
うにこの平衡状態おいてこの回路はバンドギャップ基準
電圧回路として機能することができる。しかし、既知の
回路との差異は、本発明の回路では低い同相モード入力
端子が差同増幅器ＯＡ、の入力端子に現れる点にある。
第３図から明らかなように、Ｖ、、ｔ ＝ ２．８Ｖに
対して同相モード入力電圧Ｖｃｓは Ｖｅｍ＝ Ｖａｎ −ＶＯｕＬ ＋ＶＢＥ （
Ｑｓ） ＋ＶＩＥ（口、）＝Ｖｏｏ−２．８Ｖ＋０．
６ｖ＋０．６Ｖ””Ｖｎｏ−１，６Ｖ に等しくなる。上述の数値例は、第３図に示す回路の差
同増幅器の同相モード入力電圧は第１図の回路と比較し
て正電源電圧ＶＤＤに対して相当低くなくことを示して
いる。
対して同相モード入力電圧Ｖｃｓは Ｖｅｍ＝ Ｖａｎ −ＶＯｕＬ ＋ＶＢＥ （
Ｑｓ） ＋ＶＩＥ（口、）＝Ｖｏｏ−２．８Ｖ＋０．
６ｖ＋０．６Ｖ””Ｖｎｏ−１，６Ｖ に等しくなる。上述の数値例は、第３図に示す回路の差
同増幅器の同相モード入力電圧は第１図の回路と比較し
て正電源電圧ＶＤＤに対して相当低くなくことを示して
いる。
追加の利点は第３図に示す回路の総合抵抗値がかなり小
さくなる点にある。第１及び３図において同一の電源電
流！、、、 ＝ １２．２μＡに対して、第３図の回路
に必要とされる総合抵抗値は第１図に示す回路の総合抵
抗値の僅か４６％になり、これに応じてチップ面積の減
少が得られる。
さくなる点にある。第１及び３図において同一の電源電
流！、、、 ＝ １２．２μＡに対して、第３図の回路
に必要とされる総合抵抗値は第１図に示す回路の総合抵
抗値の僅か４６％になり、これに応じてチップ面積の減
少が得られる。
第４図は本発明回路の第２の実施例を示し、本例ではト
ランジスタＱ３及び０４の代りにトランジスタＱ６．
ａｓ及びＱ、、 Ｑ、をそれぞれ見えるカスケード回路
を用いる。前記トランジスタロ６．Ｑ、は各別のＭＯＳ
トランジスタＰ、、 Ｐ、と直列に電源ラインｖｎｏに
接続する。ＭＯＳ ）ランジスタＰａ、 ｈは電流トラ
ンジスタＰ［ｌにより制御される電流ミラー回路として
配置して第１の電流がトランジスタＱ６及びＱ、の各々
を流れ、第２の電流がトランジスタＱ、及び口、の各々
を流れるようにする。第４図に示す回路の残部は、抵抗
Ｒ９＋ ＲＩＯ及びＲｏが第３図の抵抗Ｒ，，Ｒ？及び
Ｒ８と同一の機能を成し、トランジスタＱ１゜が第３図
のトランジスタ０．と同一の機能を成す点を除いて第３
図のものと同一である。第４図にはトランジスタＱ、〜
Ｑ１゜のコレクタと固定電位点との間の接続は図示して
ない。
ランジスタＱ３及び０４の代りにトランジスタＱ６．
ａｓ及びＱ、、 Ｑ、をそれぞれ見えるカスケード回路
を用いる。前記トランジスタロ６．Ｑ、は各別のＭＯＳ
トランジスタＰ、、 Ｐ、と直列に電源ラインｖｎｏに
接続する。ＭＯＳ ）ランジスタＰａ、 ｈは電流トラ
ンジスタＰ［ｌにより制御される電流ミラー回路として
配置して第１の電流がトランジスタＱ６及びＱ、の各々
を流れ、第２の電流がトランジスタＱ、及び口、の各々
を流れるようにする。第４図に示す回路の残部は、抵抗
Ｒ９＋ ＲＩＯ及びＲｏが第３図の抵抗Ｒ，，Ｒ？及び
Ｒ８と同一の機能を成し、トランジスタＱ１゜が第３図
のトランジスタ０．と同一の機能を成す点を除いて第３
図のものと同一である。第４図にはトランジスタＱ、〜
Ｑ１゜のコレクタと固定電位点との間の接続は図示して
ない。
抵抗ＲＩＧ及びＲ１１間の同一の電圧Ｖ。、、＝２．８
Ｖに対して、差動増幅器ＯＡ３の同相モード入力電圧Ｖ
ｅｌｌは Ｖｃ−＝ ＶＤＤ Ｖｏ−ｔ＋Ｖｉｔ（Ｑ＋ｏ）
＋ ＶＩＩＥ（０ｇ）＋Ｖ＋ｚ（口、）＝ Ｖｏｏ
２．８Ｖ＋０．６Ｖ＋０．６Ｖ＋０．６Ｖ＝ＶＤＤ
１．ＯＶ になる。第１図の場合と比較して同相モード入力端子が
電圧ＶＯＯに対して減少する。この減少は第３図に示す
実施例の場合よりも小さいが、本例では回路素子の不整
合により生ずる差動増幅器のオフセットの影響が半減す
る。この点に関し、本例では抵抗Ｒ１の両端間に電圧２
Δν６４、即ち第３図の抵抗Ｒ６の両端間の電圧の２倍
のベースーエミンタ差動電圧が発生する点に注意された
い。
Ｖに対して、差動増幅器ＯＡ３の同相モード入力電圧Ｖ
ｅｌｌは Ｖｃ−＝ ＶＤＤ Ｖｏ−ｔ＋Ｖｉｔ（Ｑ＋ｏ）
＋ ＶＩＩＥ（０ｇ）＋Ｖ＋ｚ（口、）＝ Ｖｏｏ
２．８Ｖ＋０．６Ｖ＋０．６Ｖ＋０．６Ｖ＝ＶＤＤ
１．ＯＶ になる。第１図の場合と比較して同相モード入力端子が
電圧ＶＯＯに対して減少する。この減少は第３図に示す
実施例の場合よりも小さいが、本例では回路素子の不整
合により生ずる差動増幅器のオフセットの影響が半減す
る。この点に関し、本例では抵抗Ｒ１の両端間に電圧２
Δν６４、即ち第３図の抵抗Ｒ６の両端間の電圧の２倍
のベースーエミンタ差動電圧が発生する点に注意された
い。
オフセットの尚−層の低減は各カスケード回路に３個以
上のトランジスタを用いることにより達成することがで
きる。これは同相モード入力電圧の改善が犠牲になるこ
と明らかである。しかし、特定の場合には多数のトラン
ジスタを具えるカスケード回路を用いるのが好ましいこ
とがある。
上のトランジスタを用いることにより達成することがで
きる。これは同相モード入力電圧の改善が犠牲になるこ
と明らかである。しかし、特定の場合には多数のトラン
ジスタを具えるカスケード回路を用いるのが好ましいこ
とがある。
第５図はｊ個のトランジスタを具えるカスケード回路を
具えた本発明回路の他の実施例を示す。
具えた本発明回路の他の実施例を示す。
本例ではトランジスタ０゜のベースを負電源電圧（本例
ではアース）に接続すると共に差動増幅器〇八、の出力
端子を出力端子Ｖ。ｕｔに接続する。この結果としてア
ースに対して正の基準電圧Ｖ。ｕＬが発生する。
ではアース）に接続すると共に差動増幅器〇八、の出力
端子を出力端子Ｖ。ｕｔに接続する。この結果としてア
ースに対して正の基準電圧Ｖ。ｕＬが発生する。
第５図に示す回路は前記差動増幅器ＯＡ４と、第１のト
ランジスタアレーを構成するトランジスタロｌｌａ、−
−−Ｑｌｌｃと、第２のトランジスタアレーを構成する
トランジスタ旧２ａ、−−−Ｑ１２ｃと、トランジスタ
Ｑ１３とを具えている。本例回路は更に第４図の抵抗Ｒ
９，Ｒ，。及びＲｏと同一の機能を行なう抵抗ＲＩＺ＋
Ｒ１３及びＲＩ４を具えている。電流源として動作す
るＭＯＳトランジスタは別個に図示しないで電流源１１
〜１６として略図示しである。ここでもバイポーラトラ
ンジスタ旧１ａ−−−ロ１１ｃ、 Ｑ１２ａ−−−Ｑ１
２ｃ。
ランジスタアレーを構成するトランジスタロｌｌａ、−
−−Ｑｌｌｃと、第２のトランジスタアレーを構成する
トランジスタ旧２ａ、−−−Ｑ１２ｃと、トランジスタ
Ｑ１３とを具えている。本例回路は更に第４図の抵抗Ｒ
９，Ｒ，。及びＲｏと同一の機能を行なう抵抗ＲＩＺ＋
Ｒ１３及びＲＩ４を具えている。電流源として動作す
るＭＯＳトランジスタは別個に図示しないで電流源１１
〜１６として略図示しである。ここでもバイポーラトラ
ンジスタ旧１ａ−−−ロ１１ｃ、 Ｑ１２ａ−−−Ｑ１
２ｃ。
Ｑ１３のコレクタと（負）固定電位点との間の接続は図
示してない。
示してない。
各カスケード回路がｊ個のトランジスタを具える場合、
電圧ｊΔＶＩＩＥが抵抗Ｒ１□の両端間に発生する。
電圧ｊΔＶＩＩＥが抵抗Ｒ１□の両端間に発生する。
この回路の出力電圧Ｖ。ｕｔは次のように計算すること
ができる。
ができる。
νｏｕｔ＝ｇ （ＶＩＩＥ（Ｑ１３） ＋ ｎ ’ ｊ
・ΔＶｓＥ ＋ ｎ ’ Ｖｏｗ）ここで、ｇ ＝
１ ＋ Ｒ＋４／ Ｒ１３ｎ ＝ １＋ （１／ｇ）
・（Ｒ＋ａ／ ＲＩ２）ｖｌｌＥ＝ベース−エミッタ電
圧 Ｖｏｗ＝増幅器ＯＡ、の等個人力オフセット電圧 ｊ＝各アレー内のトランジスタの数を表わす整数 ｊは電源電圧ＶＯＯの値により決まる限界内でできるだ
け大きく選択するのが好ましい。トランジスタＱ１３の
ベース−エミッタ電圧を考慮に入れると、次の関係が成
立つ。
・ΔＶｓＥ ＋ ｎ ’ Ｖｏｗ）ここで、ｇ ＝
１ ＋ Ｒ＋４／ Ｒ１３ｎ ＝ １＋ （１／ｇ）
・（Ｒ＋ａ／ ＲＩ２）ｖｌｌＥ＝ベース−エミッタ電
圧 Ｖｏｗ＝増幅器ＯＡ、の等個人力オフセット電圧 ｊ＝各アレー内のトランジスタの数を表わす整数 ｊは電源電圧ＶＯＯの値により決まる限界内でできるだ
け大きく選択するのが好ましい。トランジスタＱ１３の
ベース−エミッタ電圧を考慮に入れると、次の関係が成
立つ。
（ｊ ＋ １） ・ＶｇＥ＜ ＶＤｎ （電流源１７
間の電圧降下）実際には、電源電圧ＶＤＤ＝４．５Ｖに
対しｊ＝４の選択が満足である。
間の電圧降下）実際には、電源電圧ＶＤＤ＝４．５Ｖに
対しｊ＝４の選択が満足である。
Ｒ１４／ ＲＩ３を
ｎ＝ ［１，２Ｖ ＶｇＥ（Ｑ＋ｉ） ）
／ （ｊ ・ Δ Ｖｇｚ） ｒになるように
選択すれば、出力電圧Ｖ。ｕＬは温度Ｔｏに依存しなく
なる。ｊをできるだけ大きく選択すると、Ｖｏｗの影響
が減少する。
／ （ｊ ・ Δ Ｖｇｚ） ｒになるように
選択すれば、出力電圧Ｖ。ｕＬは温度Ｔｏに依存しなく
なる。ｊをできるだけ大きく選択すると、Ｖｏｗの影響
が減少する。
この実施例では、第４図に示す実施例と比較して、第１
及び第２トランジスタを２つのトランジスタアレーと置
き換えることにより正電源電圧に対する同相モード入力
電圧のレベルが悪影響を受けるが、この置き換えはオフ
セットの改善に好影客を与える。第５図に示す実施例も
その回路をアレーの代りに個別のトランジスタで構成す
ることができること明らかである。
及び第２トランジスタを２つのトランジスタアレーと置
き換えることにより正電源電圧に対する同相モード入力
電圧のレベルが悪影響を受けるが、この置き換えはオフ
セットの改善に好影客を与える。第５図に示す実施例も
その回路をアレーの代りに個別のトランジスタで構成す
ることができること明らかである。
更に、全ての実施例において差動増幅器は第２図に示す
構成以外の任意の構成にすることができること勿論であ
る。
構成以外の任意の構成にすることができること勿論であ
る。
最後に、全ての実施例においてトランジスタを反対導電
型のトランジスタと置き換えることもできること勿論で
ある。
型のトランジスタと置き換えることもできること勿論で
ある。
第１図は既知のバンドギャップ基準電圧回路の回路図、
第２図は差動増幅器の一例の主要構成図、第３図は本発
明バンドギャップ基準電圧回路の第１の実施例の回路図
、 第４図は各２個のトランジスタを含む２個のトランジス
タアレーを用いた第３図のバンドギャップ基準電圧回路
の他の実施例の回路図、第５図はトランジスタアレーを
用いると共にアースに対する基準電圧を発生するように
した本発明バンドギャップ基準電圧回路の第２の実施例
の回路図である。 Ｏａｔ・・・差動増幅器 口、・・・第１のトランジスタ ロ、・・・第２のトランジスタ ロ、・・・第３のトランジスタ Ｒｈ、 Ｒ？、 Ｒ１１・・・第１．第２．第３の抵抗
Ｐ、〜Ｐ、・・・電流源 ｖ０□・・・出力端子 ＶＯＯ・・・正電源電圧端子 ＯＡ３・・・差動増幅器 Ω１．Ｑ８・・・第１のトランジスタアレーロア、口、
・・・第２のトランジスタアレーＱ１゜・・・第３のト
ランジス Ｒ９，Ｒ８゜＋ＲＩ！・・・第１．第２．第３の抵抗Ｐ
４〜Ｐ３・・・電流源 ＯＡ、・・・差動増幅器 Ｑｌｌａ ＝ Ｑｌｌｃ・・・第１のトランジスタアレ
ーＱ１２ａ −Ｑ１２ｃ・・・第２のトランジスタアレ
ーＱ！３ ・・・第３のトランジスタアレーＲ１□＋
ＲＩ３＋ ＲＩ４・・・第１．第２．第３の抵抗１１
〜１．・・・電流源
明バンドギャップ基準電圧回路の第１の実施例の回路図
、 第４図は各２個のトランジスタを含む２個のトランジス
タアレーを用いた第３図のバンドギャップ基準電圧回路
の他の実施例の回路図、第５図はトランジスタアレーを
用いると共にアースに対する基準電圧を発生するように
した本発明バンドギャップ基準電圧回路の第２の実施例
の回路図である。 Ｏａｔ・・・差動増幅器 口、・・・第１のトランジスタ ロ、・・・第２のトランジスタ ロ、・・・第３のトランジスタ Ｒｈ、 Ｒ？、 Ｒ１１・・・第１．第２．第３の抵抗
Ｐ、〜Ｐ、・・・電流源 ｖ０□・・・出力端子 ＶＯＯ・・・正電源電圧端子 ＯＡ３・・・差動増幅器 Ω１．Ｑ８・・・第１のトランジスタアレーロア、口、
・・・第２のトランジスタアレーＱ１゜・・・第３のト
ランジス Ｒ９，Ｒ８゜＋ＲＩ！・・・第１．第２．第３の抵抗Ｐ
４〜Ｐ３・・・電流源 ＯＡ、・・・差動増幅器 Ｑｌｌａ ＝ Ｑｌｌｃ・・・第１のトランジスタアレ
ーＱ１２ａ −Ｑ１２ｃ・・・第２のトランジスタアレ
ーＱ！３ ・・・第３のトランジスタアレーＲ１□＋
ＲＩ３＋ ＲＩ４・・・第１．第２．第３の抵抗１１
〜１．・・・電流源
Claims (1)
- 【特許請求の範囲】 １、２個の入力端子と１個の出力端子を有するＭＯＳ差
動増幅器と、ベース−エミッタ通路が該差動増幅器の一
方の入力端子と特定の接続点との間に配置され且つエミ
ッタ−コレクタ通路が第１の電流を流す第１の電流通路
内に配置された第１のバイポーラトランジスタと、ベー
ス−エミッタ通路が前記差動増幅器の他方の入力端子と
前記特定の接続点との間に第１の抵抗と直列に配置され
且つエミッタ−コレクタ通路が第２の電流を流す第２の
電流通路内に配置された第２のバイポーラトランジスタ
と、前記第１及び第２の電流通路に電流を供給する手段
と、電源電圧端子と基準電圧を取出す出力端子との間に
配置された第２及び第３の抵抗の直列接続とを具え、そ
の第２及び第３の抵抗間の接続点を前記第２のトランジ
スタのベースに結合すると共に前記差動増幅器の出力端
子を前記基準電圧出力端子に結合して成るバンドギャッ
プ基準電圧回路において、前記第１の抵抗を前記第２の
トランジスタのベースと前記特定の接続点との間に配置
し、この特定の接続点を第３のトランジスタのベース−
エミッタ通路を経て前記第１及び第２の抵抗の直列接続
の一端に結合したことを特徴とするバンドギャップ基準
電圧回路。 ２、前記第３のトランジスタのベースを前記基準電圧出
力端子に結合してあることを特徴とする請求項１記載の
バンドギャップ基準電圧回路。 ３、前記第３のトランジスタのベースを前記電源電圧端
子に結合してあることを特徴とする請求項１記載のバン
ドギャップ基準電圧回路。 ４、前記第１及び第２のトランジスタを第１及び第２の
トランジスタアレーと置き換え、各アレーのトランジス
タの数を等しくすると共に第１及び第２のアレーのトラ
ンジスタを、それぞれの各トランジスタのエミッタ−コ
レクタ通路が前記第１及び第２の電流を流す各別の電流
通路内に配置されると共にそのベースが次のトランジス
タのエミッタに接続されるように相互接続し、各アレー
内の最后のトランジスタのエミッタを差動増幅器の入力
端子に接続し、各アレー内の最初のトランジスタのベー
スを前記特定の接続点と前記第１の抵抗にそれぞれ接続
してあることを特徴とする請求項１〜３の何れかに記載
のバンドギャップ基準電圧回路。 ５、各アレー内のトランジスタの数は２個であることを
特徴とする請求項４記載のバンドギャップ基準電圧回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800422 | 1988-02-19 | ||
| NL8800422 | 1988-02-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01246614A true JPH01246614A (ja) | 1989-10-02 |
| JP2747313B2 JP2747313B2 (ja) | 1998-05-06 |
Family
ID=19851819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036413A Expired - Lifetime JP2747313B2 (ja) | 1988-02-19 | 1989-02-17 | バンドギャップ基準電圧回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4897595A (ja) |
| EP (1) | EP0329247B1 (ja) |
| JP (1) | JP2747313B2 (ja) |
| KR (1) | KR0136873B1 (ja) |
| DE (1) | DE68911708T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002202824A (ja) * | 2000-12-28 | 2002-07-19 | Fuji Electric Co Ltd | 半導体集積回路 |
| JP2007518173A (ja) * | 2004-01-13 | 2007-07-05 | アナログ・デバイシズ・インコーポレーテッド | 低オフセット・バンドギャップ電圧基準 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100188821B1 (ko) * | 1990-08-20 | 1999-06-01 | 사와무라 시코 | 정전압발생회로 |
| DE4111103A1 (de) * | 1991-04-05 | 1992-10-08 | Siemens Ag | Cmos-bandabstands-referenzschaltung |
| DE69423742T2 (de) * | 1994-04-29 | 2000-08-31 | Sgs-Thomson Microelectronics, Inc. | Bandabstands-Referenzschaltung |
| US5459427A (en) * | 1994-05-06 | 1995-10-17 | Motorola, Inc. | DC level shifting circuit for analog circuits |
| US5757224A (en) * | 1996-04-26 | 1998-05-26 | Caterpillar Inc. | Current mirror correction circuitry |
| US5952873A (en) * | 1997-04-07 | 1999-09-14 | Texas Instruments Incorporated | Low voltage, current-mode, piecewise-linear curvature corrected bandgap reference |
| US5945873A (en) * | 1997-12-15 | 1999-08-31 | Caterpillar Inc. | Current mirror circuit with improved correction circuitry |
| US6031365A (en) * | 1998-03-27 | 2000-02-29 | Vantis Corporation | Band gap reference using a low voltage power supply |
| US6100667A (en) * | 1999-01-21 | 2000-08-08 | National Semiconductor Corporation | Current-to-voltage transition control of a battery charger |
| DE10006950C1 (de) * | 2000-02-16 | 2002-01-24 | Infineon Technologies Ag | Schaltungsanordnung zur Konstantspannungs- und / oder Konstantstromerzeugung |
| US6657480B2 (en) * | 2000-07-21 | 2003-12-02 | Ixys Corporation | CMOS compatible band gap reference |
| US6288525B1 (en) * | 2000-11-08 | 2001-09-11 | Agere Systems Guardian Corp. | Merged NPN and PNP transistor stack for low noise and low supply voltage bandgap |
| JP4064799B2 (ja) * | 2002-12-04 | 2008-03-19 | 旭化成エレクトロニクス株式会社 | 定電圧発生回路 |
| US6864741B2 (en) * | 2002-12-09 | 2005-03-08 | Douglas G. Marsh | Low noise resistorless band gap reference |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4071813A (en) * | 1974-09-23 | 1978-01-31 | National Semiconductor Corporation | Temperature sensor |
| US4249122A (en) * | 1978-07-27 | 1981-02-03 | National Semiconductor Corporation | Temperature compensated bandgap IC voltage references |
| US4287439A (en) * | 1979-04-30 | 1981-09-01 | Motorola, Inc. | MOS Bandgap reference |
| US4317054A (en) * | 1980-02-07 | 1982-02-23 | Mostek Corporation | Bandgap voltage reference employing sub-surface current using a standard CMOS process |
| US4380706A (en) * | 1980-12-24 | 1983-04-19 | Motorola, Inc. | Voltage reference circuit |
-
1989
- 1989-02-14 DE DE68911708T patent/DE68911708T2/de not_active Expired - Fee Related
- 1989-02-14 EP EP89200344A patent/EP0329247B1/en not_active Expired - Lifetime
- 1989-02-16 KR KR1019890001763A patent/KR0136873B1/ko not_active Expired - Fee Related
- 1989-02-17 JP JP1036413A patent/JP2747313B2/ja not_active Expired - Lifetime
- 1989-02-17 US US07/312,505 patent/US4897595A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002202824A (ja) * | 2000-12-28 | 2002-07-19 | Fuji Electric Co Ltd | 半導体集積回路 |
| JP2007518173A (ja) * | 2004-01-13 | 2007-07-05 | アナログ・デバイシズ・インコーポレーテッド | 低オフセット・バンドギャップ電圧基準 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0329247A1 (en) | 1989-08-23 |
| KR0136873B1 (ko) | 1998-05-15 |
| DE68911708D1 (de) | 1994-02-10 |
| US4897595A (en) | 1990-01-30 |
| EP0329247B1 (en) | 1993-12-29 |
| KR890013543A (ko) | 1989-09-23 |
| DE68911708T2 (de) | 1994-06-30 |
| JP2747313B2 (ja) | 1998-05-06 |
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