JPH01246935A - 異速度受信方式 - Google Patents
異速度受信方式Info
- Publication number
- JPH01246935A JPH01246935A JP63073386A JP7338688A JPH01246935A JP H01246935 A JPH01246935 A JP H01246935A JP 63073386 A JP63073386 A JP 63073386A JP 7338688 A JP7338688 A JP 7338688A JP H01246935 A JPH01246935 A JP H01246935A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- speed
- inputted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主として速度の異なるクロック信号を受信する
装置において、自動的に速度を判別し、それに応じた分
周を行い装置内に必要な共通出力を得る異速度受信方式
に関するものである。
装置において、自動的に速度を判別し、それに応じた分
周を行い装置内に必要な共通出力を得る異速度受信方式
に関するものである。
従来の異速度のクロック信号を受信する異速度受信方式
の一例を第４図に示し説明する。
の一例を第４図に示し説明する。
一般に受信方法には種々あるが、この第４図では最も一
般的な構成を示している。そして、従来は速度毎に専用
の受信回路を設けていた。
般的な構成を示している。そして、従来は速度毎に専用
の受信回路を設けていた。
図において、３００および５００は受信回路の入力端子
であり、例えば、入力端子３００は入力されるクロック
信号の速度が速度信号ｆ３００の場合を示し、入力端子
５００は入力されるクロック信号の速度が速度信号ｆ
５００の場合を示している。また、４００および６００
は受信回路の出力端子であり、速度信号ｆ ２００の装
置内に必要な共通出力を得る。
であり、例えば、入力端子３００は入力されるクロック
信号の速度が速度信号ｆ３００の場合を示し、入力端子
５００は入力されるクロック信号の速度が速度信号ｆ
５００の場合を示している。また、４００および６００
は受信回路の出力端子であり、速度信号ｆ ２００の装
置内に必要な共通出力を得る。
そして、４０および５０は分周回路であり、分周回路４
０は入力端子３００からの入力信号である速度信号ｆ
３００を１／Ｎ分周して速度信号ｆ２００の装置内共通
速度に変換し１分周回路５０は入力端子５００かもの入
力信号である速度信号ｆ ５００を１７Ｎ分周して速度
信号ｆ ２００の装置内共通速度に変換する。
０は入力端子３００からの入力信号である速度信号ｆ
３００を１／Ｎ分周して速度信号ｆ２００の装置内共通
速度に変換し１分周回路５０は入力端子５００かもの入
力信号である速度信号ｆ ５００を１７Ｎ分周して速度
信号ｆ ２００の装置内共通速度に変換する。
上述した従来の異速度受信方式では、入力信号の速度が
異なる毎に専用の受信回路が必要となり、受信回路の種
類が多くなる。そのために、回路構成が複雑になり、設
計費および資材費を要し、また、時間的ロスを生ずると
いう課題があった。
異なる毎に専用の受信回路が必要となり、受信回路の種
類が多くなる。そのために、回路構成が複雑になり、設
計費および資材費を要し、また、時間的ロスを生ずると
いう課題があった。
本発明による異速度受信方式は、速度の異なる入力クロ
ック信号を判別する判別回路と、上記人力クロック信号
を所定時間遅延させる遅延回路と、上記判別回路の出力
により上記遅延回路の出力を分周する分周回路とから構
成され、速度の異なったクロックを受信してもその出力
が常に自動的に一定速度となるようにしたものである。
ック信号を判別する判別回路と、上記人力クロック信号
を所定時間遅延させる遅延回路と、上記判別回路の出力
により上記遅延回路の出力を分周する分周回路とから構
成され、速度の異なったクロックを受信してもその出力
が常に自動的に一定速度となるようにしたものである。
本発明においては、速度の異なるクロック信号を同一回
路により受信し、装置内に必要な共通りロック信号を生
成する。
路により受信し、装置内に必要な共通りロック信号を生
成する。
〔実施例〕
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による異速度受信方式の一実施例を示す
ブロック図である。
ブロック図である。
図において、１００は２つの速度の異なるクロック信号
が入力される入力端子、２００は装置内に必要な共通出
力が得られる出力端子である。１０は入力端子１００か
らの入力クロック信号を所定時間遅延させる遅延回路で
、この遅延回路１０の遅延時間は後述する判別回路の処
理時間より長ければよく、遅延線およびゲートなどで構
成される。２０は入力端子１００からの速度の異なる入
力クロック信号を判別する判別回路、３０はこの判別回
路２０の出力により遅延回路１０の出力を分周する分周
回路である。
が入力される入力端子、２００は装置内に必要な共通出
力が得られる出力端子である。１０は入力端子１００か
らの入力クロック信号を所定時間遅延させる遅延回路で
、この遅延回路１０の遅延時間は後述する判別回路の処
理時間より長ければよく、遅延線およびゲートなどで構
成される。２０は入力端子１００からの速度の異なる入
力クロック信号を判別する判別回路、３０はこの判別回
路２０の出力により遅延回路１０の出力を分周する分周
回路である。
そして、速度の翼なったクロックを受信してもその出力
が常に自動的に一定速度となるように構成されている。
が常に自動的に一定速度となるように構成されている。
第２図は２つの入力信号を判別する機能を有する判別回
路２０の実施例を示すブロック図で、−例としてこの第
２図に示すように時限回路２０−１゜２０−２によって
構成される。
路２０の実施例を示すブロック図で、−例としてこの第
２図に示すように時限回路２０−１゜２０−２によって
構成される。
第３図は判別回路２０の動作説明に供する動作波形図で
、ｆ ３００． ｆ ｓｏｏは入力端子１００に入力さ
れる速度信号を示したものであム ｆ ３００−１゜ｆ
３００ ”” ＊ ’ ５ｏｏ−’ ｔ ｆ ５ｏｏ
−２は第２図に示す判別回路２０における各部の信号波
形を示したものである。
、ｆ ３００． ｆ ｓｏｏは入力端子１００に入力さ
れる速度信号を示したものであム ｆ ３００−１゜ｆ
３００ ”” ＊ ’ ５ｏｏ−’ ｔ ｆ ５ｏｏ
−２は第２図に示す判別回路２０における各部の信号波
形を示したものである。
つぎに第１図および第２図に示す実施例の動作を第３図
（、）〜（ｆ）を参照して説明する。
（、）〜（ｆ）を参照して説明する。
まず、入力端子１００に入力される２つの速度の異なる
クロック信号は一例として仮にここでは、入力端子１０
０に入力される速度信号ｆ３００はｆ ３００＝ ６．
３ Ｍ ｂ／ｓ 、入力端子１００に入力される速度信
号ｆ ５００はｆ ｓｈｏ ＝ １．５ Ｍ ｂ／ｓと
規定する。また、出力端子２００に出力される装置内に
必要な共通出力である速度信号ｆ２００は仮にここでは
、’２００ ＝ ８Ｋｂ／ｓと規定する。
クロック信号は一例として仮にここでは、入力端子１０
０に入力される速度信号ｆ３００はｆ ３００＝ ６．
３ Ｍ ｂ／ｓ 、入力端子１００に入力される速度信
号ｆ ５００はｆ ｓｈｏ ＝ １．５ Ｍ ｂ／ｓと
規定する。また、出力端子２００に出力される装置内に
必要な共通出力である速度信号ｆ２００は仮にここでは
、’２００ ＝ ８Ｋｂ／ｓと規定する。
つぎに、判別回路２０においては、入力端子１００に速
度信号ｆ ３００ ＝ ６．３ Ｍ ｂ／ｓ が入力さ
れた場合、第２図に示す時限回路２０−１の出力信号ｆ
３００”−１は１１′ルベルとなシ、入力端子１００
に速度信号ｆｓｏｏ ＝１．５ Ｍ ｂ／ｓが入力され
た場合には時限回路２０−１の出力信号ｆ ５００−’
はクロック（ＣＬ、Ｋ）状となる。そして、この時限回
路２０−１の出力をさらに時限回路２０−２に入力する
ことにより、この時限回路２０−２の出力は、６．３
Ｍ ｂ／５（ｆ３ｏｏ ）の場合−〇“となり、また
、１．５ Ｍ ｂ／ｓ（ｆ ５ｏｏ−２）の場合には９
１“となる。なお、時限回路の時限は時限回路２０−１
は６．３Ｍｂ／ｓの１，５タイムスロツトにし、時限回
路２０−２は１．５Ｍｂ／ｓの１．５タイムスロツトに
すればよい。
度信号ｆ ３００ ＝ ６．３ Ｍ ｂ／ｓ が入力さ
れた場合、第２図に示す時限回路２０−１の出力信号ｆ
３００”−１は１１′ルベルとなシ、入力端子１００
に速度信号ｆｓｏｏ ＝１．５ Ｍ ｂ／ｓが入力され
た場合には時限回路２０−１の出力信号ｆ ５００−’
はクロック（ＣＬ、Ｋ）状となる。そして、この時限回
路２０−１の出力をさらに時限回路２０−２に入力する
ことにより、この時限回路２０−２の出力は、６．３
Ｍ ｂ／５（ｆ３ｏｏ ）の場合−〇“となり、また
、１．５ Ｍ ｂ／ｓ（ｆ ５ｏｏ−２）の場合には９
１“となる。なお、時限回路の時限は時限回路２０−１
は６．３Ｍｂ／ｓの１，５タイムスロツトにし、時限回
路２０−２は１．５Ｍｂ／ｓの１．５タイムスロツトに
すればよい。
つぎに、分周回路３０は、例えば、カウンターにより構
成され、入力端子１００からの入力クロック信号を判別
回路２０の出力により、カウンターのロード値を制御し
て分周を行う。そして、入力端子１００に入力される速
度信号ｆ ３００がｆ３００”６．３Ｍｂ／ａの場合１
／７８９分周を行い、入力端子１００に入力される速度
信号ｆ ５００がｆ ｓｏｎ ＝＝ １．５ Ｍ ｂ／
ｓの場合、には１／１９３分周を行う。
成され、入力端子１００からの入力クロック信号を判別
回路２０の出力により、カウンターのロード値を制御し
て分周を行う。そして、入力端子１００に入力される速
度信号ｆ ３００がｆ３００”６．３Ｍｂ／ａの場合１
／７８９分周を行い、入力端子１００に入力される速度
信号ｆ ５００がｆ ｓｏｎ ＝＝ １．５ Ｍ ｂ／
ｓの場合、には１／１９３分周を行う。
以上の説明から明らかなように、本発明の異速度受信方
式は、複雑な手段を用いることなく、簡単な回路構成に
より、２つの異なる速度のクロッり信号を同一回路によ
り受信することにより、資材費９時間的ロスを改善する
ことができる効果がある。
式は、複雑な手段を用いることなく、簡単な回路構成に
より、２つの異なる速度のクロッり信号を同一回路によ
り受信することにより、資材費９時間的ロスを改善する
ことができる効果がある。
第１図は本発明による異速度受信方式の一実施例を示す
ブロック図、第２図は第１図における判別回路の実施例
を示すブロック図、第３図は第２図の動作説明に供する
動作波形図、第４図は従来の異速度受信方式の一例を示
すブロック図である。 １０・・・・遅延回路、２０・・・・判別回路、３０・
・・・分周回路。 特許出願人 日本電気エンジニアリング株式会社代
理 人 山 川 政 樹（ほか２名）渠４図
ブロック図、第２図は第１図における判別回路の実施例
を示すブロック図、第３図は第２図の動作説明に供する
動作波形図、第４図は従来の異速度受信方式の一例を示
すブロック図である。 １０・・・・遅延回路、２０・・・・判別回路、３０・
・・・分周回路。 特許出願人 日本電気エンジニアリング株式会社代
理 人 山 川 政 樹（ほか２名）渠４図
Claims (1)
- 速度の異なる入力クロック信号を判別する判別回路と、
前記入力クロック信号を所定時間遅延させる遅延回路と
、前記判別回路の出力により前記遅延回路の出力を分周
する分周回路とから構成され、速度の異なつたクロック
を受信してもその出力が常に自動的に一定速度となるよ
うにしたことを特徴とする異速度受信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073386A JPH01246935A (ja) | 1988-03-29 | 1988-03-29 | 異速度受信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073386A JPH01246935A (ja) | 1988-03-29 | 1988-03-29 | 異速度受信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01246935A true JPH01246935A (ja) | 1989-10-02 |
Family
ID=13516701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63073386A Pending JPH01246935A (ja) | 1988-03-29 | 1988-03-29 | 異速度受信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01246935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295999B1 (en) | 1996-09-30 | 2001-10-02 | Verteq, Inc. | Wafer cleaning method |
-
1988
- 1988-03-29 JP JP63073386A patent/JPH01246935A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295999B1 (en) | 1996-09-30 | 2001-10-02 | Verteq, Inc. | Wafer cleaning method |
| US7117876B2 (en) | 1996-09-30 | 2006-10-10 | Akrion Technologies, Inc. | Method of cleaning a side of a thin flat substrate by applying sonic energy to the opposite side of the substrate |
| US7211932B2 (en) | 1996-09-30 | 2007-05-01 | Akrion Technologies, Inc. | Apparatus for megasonic processing of an article |
| US7268469B2 (en) | 1996-09-30 | 2007-09-11 | Akrion Technologies, Inc. | Transducer assembly for megasonic processing of an article and apparatus utilizing the same |
| US7518288B2 (en) | 1996-09-30 | 2009-04-14 | Akrion Technologies, Inc. | System for megasonic processing of an article |
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