JPH01248201A

JPH01248201A - 複合制御装置

Info

Publication number: JPH01248201A
Application number: JP7474488A
Authority: JP
Inventors: Hideo Shikida; 式田　秀男
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-03-30
Filing date: 1988-03-30
Publication date: 1989-10-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は主制御装置と副制御装置との間に共用記憶装
置を有する複合制御装置、特に副制御装置の動作処理の
円滑化に関するものである。

［従来の技術］第５図は従来の複合制御装置を示すブロック図であり、
図において（１）は主制御装置であり、主制御装置（１
）には中央処理装置（１１）と、中央処理装置（１１）
が実行する主制御装置（１）のプログラムを記憶するメ
モリ（１２）を備えている。（２）は主制御装置（１）
で制御される副制御装置であり、副制御装置（２）には
中央処理装置（２１）と、中央処理装置（２１）が処理
する動作が登録されたＲ　ＯＭ　（２２）と、ＲＯＭ　
（２２）に登録されたプログラムを実行するときに、そ
のプログラムを一時記憶するメモリ（２３）とを備えて
いる。なお、副制御装置（２）に電源が投入されると、
ＲＯＭ　（２３）は中央処理装置（２１）により起動が
かけられるようになっている。

（３）は主制御装置（１）と副制御装置（２）との間に
共用記憶装置として設けられた２ボートメモリである。

２ボートメモリ（３）は第６図の領域配置図に示すよう
に、主制御装置（１）の中央処理装置（１１）が副制御
装置（２）に対して処理の起動、停止を示す起動・停止
フラグの領域（３１）を有しており、この領域（３１）
に例えば“１“が設定されると、副制御装置（２）の処
理を起動し、“２”が設定されると副制御装置（２）の
処理を停止する。

上記のように構成した複合制御装置の動作を第７図に示
したフローチャートを参照して説明する。

まず、主制御装置（１）の中央処理装置（１１）が２ポ
ートメモリ（３）の起動・停止フラグの領域（３１）に
“１”を設定しくステップ１０１　）　、その後メモリ
（１２）に記憶されたプログラムにしたがって主制御装
置（１）の処理を行なう（ステップ１０２）。−方、副
制御装置（２）の中央処理装置（２１）によって起動さ
れたＲ　ＯＭ　（２２）に格納されたプログラムによっ
て、中央処理装置（２１）は２ポートメモリ（３）の起
動・停止フラグの領域（３１）を監視しており、この領
域（３１）に“１″が設定されていると（ステップ１０
５　）　、副制御装置（２）の処理を行なう（ステップ
１０Ｂ）。

この主制御装置（１）と副制御装置（２）の処理の実行
中に、主制御装置（１）の処理に主制御装置（１）で実
行できないことを行なう処理（以下、処理の例外という
。）が発生すると（ステップ１０３）、主制御装置（１
）の中央処理装置（１１）は２ポートメモリ（３）の領
域（３１）に“２”を設定して（ステ・ツブ１０４　）
　、処理を停止する。２ポートメモリ（３）の領域（３
１）に“２”が設定されると、その領域（３１）の内容
を監視していた副制御装置（２）の中央処理装置（２１
）は領域（３１）に“２“が設定されたことを確認しく
ステップ１０７　）　、副制御装置（２）の処理を中断
しくステップ１０８　）　、２ポートメモリ（３）の領
域（３１）に“１”が設定されるのを待つ。

［発明が解決しようとする課題］従来の複合制御装置は以上のように構成されているので
、主制御装置（１）に処理の例外が発生すると、ただち
に主制御装置（１）の中央処理装置（１１〉が２ポート
メモリ（３）の起動・停止フラグの領域（３１）に“２
“を設定していたため、これにより制御される副制御装
置（２）の処理に問題がなくても副制御装置（２）は処
理を中断しなければならないという問題点があった。

この発明はかかる問題点を解決するためになされたもの
であり、主制御装置に処理の中断理由が発生しても、副
制御装置の処理を中断させることなく、処理の実行を続
けることができる複合制御装置を得ることを目的とする
ものである。

［課題を解決するための手段］この発明に係る複合制御装置は副制御装置に、主制御装
置の処理実行が停止しても副制御装置の処理実行を続行
するか否かを設定するスイッチを設け、このスイッチの
状態を示す続行フラグの領域を共用記憶装置に設けたこ
とを特徴とする。

［作用］この発明においては、副制御装置に設けた続行要否のス
イッチに設定した状態を共用記憶装置の続行フラグの領
域に読込み、この領域に続行フラグが立てられていると
きは、主制御装置の処理実行が停止しても副制御装置の
処理実行は続行するようにする。

［実施例コ第１図はこの発明の一実施例を示すブロック図であり、
図において（１）〜（３）、（１１）、（１２）、（２
１）〜（２３）は第５図に示した従来例と全く同じもの
である。（２４）は副制御装置（２）の処理実行の要否
を設定するスイッチである。また、第２図は主制御装置
（１）と副制御装置（２）との間に設けられた２ポート
メモリ（３）の領域配置を示し、起動・停止フラグの領
域（３１）以外に続行フラグの領域（３２）が設けられ
ている。この続行フラグの領域（３２）はスイッチ（２
４）に設定された状態を示し、例えば続行フラグの領域
（３２）に“１″が示されると、副制御装置（２）の処
理実行をそのまま続けることを表わし、領域（３２）に
“０”が示されると副制御装置（２）の処理実行を中断
することを表わす。

上記のように構成した複合制御装置の動作を第３図に示
したフローチャートを参照して説明する。

なお、主制御装置（１）の動作は第７図に示した従来例
と全く同じである。

まず、主制御装置（１）の中央処理装置（１１）が２ポ
ートメモリ（３）の起動・停止フラグの領域（３１）に
“１”を設定しくステップ５１）、メモリ（１２）に記
憶されているプログラムにしたがって主制御装置（１）
の処理を実行する（ステップ５２）。一方、副制御装置
（２）の中央処理装置（２１）はＲＯＭ　（２２）に格
納されたプログラムによりスイッチ（２４）がオンの状
悪かオフの状態かを判断し、スイッチ（２４）がオンに
設定されているときは２ポートメモリ（３）の続行フラ
グの領域（３２）に“１″を設定し、スイッチ（２４〉
がオフに設定されているときは続行フラグの領域（３２
）に“０”を設定する（ステップ５５）。この続行フラ
グの領域（３２）を設定した後、中央処理装置（２１〉
は２ポートメモリ（３）の起動・停止フラグの領域（３
１）の内容を判断しくステップ５６）、この領域（３１
）に“１”が設定されていると、副制御装置（２〉の処
理を実行する（ステップ５７）。

この主制御装置（１）と副制御装置（２）の処理実行中
に、主制御装置（１）に処理の例外が発生すると（ステ
ップ５３）、主制御装置（１）の中央処理装置（１１）
は２ポートメモリの起動・停止フラグの領域（３１）に
“２°を設定して（ステップ５４）、処理の実行を停止
する。一方、副制御装置（２）の中央処理装置（２１）
はＲＯＭ　（２２）に格納されたプログラムより、２ポ
ートメモリ（３）の起動・停止フラグの領域り３１）と
続行フラグの領域（３２）の状態を監視しており、起動
・停止フラグの領域（３１）に２”が設定されたことを
確認すると（ステップ５８）、ただちに続行フラグの領
域（３２）に“１”が設定されているか否かを確認する
（ステップ５９）。

２ポートメモリ（３）の続行フラグの領域（３２）に“
１”が設定されているときには、副制御装置（２）は主
制御装置（１）の処理動作が停止しても、そのまま処理
実行を続行する。また続行フラグの領域（３２）に“０
”が設定されているときは、副制御装置（２）は主制御
装置（１）の処理動作停止にしたが−で、処理実行を中
）断しくステップ８０）　、２ポートメモリ（３）の起
動・停止フラグの領域（３１）に“１″が設定されるの
を待つ。

なお、上記実施例においては主制御装置（１）と副制御
装置（２）のみが有る場合について説明したが第４図に
示すように副制御装置（２）と互いにリング形のネット
ワークで接続された制御装置（４）。

（５）を有し、副制御装置（２）と制御装置（４）　、
　（５）が通信インターフェース（２５）により常時デ
ータの送受を行なっている場合においても上記実施例と
同様に適用することができる。すなわち、主制御装置（
１）に処理の例外が発生して、主制御装置（１）の処理
実行が停止しても、副制御装置（２）の処理実行を続行
することにより、ネットワークの動作を止めることなく
、副制御装置（２）、制御装置（４）　、　（５）間の
データの送受を行なうことができる。

［発明の効果］この発明は以上説明したように、副制御装置に設けた続
行要否のスイッチに設定した状態を共用記憶装置の続行
フラグの領域に読込み、この領域に続行フラグが立てら
れているときは、主制御装置の処理実行が停止しても副
制御装置の処理実行を続行できるようにしたので、副制
御装置の処理を円滑に実行することができる効果を有す
る。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
上記実施例の２ポートメモリの領域配置図、第３図は上
記実施例の動作を示すフローチャート、第４図は他の実
施例を示すブロック図、第５図は従来例を示すブロック
図、第６図は従来例の２ポートメモリの領域配置図、第
７図は従来例の動作を示すフローチャートである。（１）・・・主制御装置、（２）・・・副制御装置、（
３）・・・２ポートメモリ、（１１）、（２１）・・・
中央処理装置、（＋２）、（２３）　、、・メモリ、（
２２）・ＲＯＭ　、　（２４）−７，イッチ、（３１）
・・・起動・停止フラグの領域、（３２）・・・続行フ
ラグの領域。なお、各図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】中央処理装置と主記憶装置とを各々有する主制御装置と
副制御装置との間に共用記憶装置を有する複合制御装置
において、上記副制御装置に、主制御装置の処理実行が停止しても
副制御装置の処理実行を続行するか否かを設定するスイ
ッチを設け、上記共用記憶装置に上記スイッチの状態を
示す続行フラグの領域を設けたことを特徴とする複合制
御装置。