JPH01248363A

JPH01248363A - クロック再生回路

Info

Publication number: JPH01248363A
Application number: JP63075424A
Authority: JP
Inventors: Motoki Fujiwara; 藤原　元樹; Shigekazu Togashi; 富樫　茂和
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-29
Filing date: 1988-03-29
Publication date: 1989-10-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ディジタルデータの再生及び高速再生に適し
たクロック再生回路に関するものである。

従来の技術従来のディジタルデータの再生におけるクロック再生回
路として位相同期回路が用いられており、そのブロック
図を第５図に示す。第５において、５０は入力ディジタ
ルデータを逓倍する逓倍器、５１は電圧制御発振器（以
下■ＣＯと称す）、５２は位相比較器（以下ＰＣと称す
）、５３はＬＰＦを含むチャージポンプ、５４は入力デ
ィジタルデータを遅延する遅延器Ａ５５５はＶＣｏ５１
からのクロックを遅延する遅延器Ｂ、５６は遅延器Ａ５
４からのデータを遅延器Ｂ５５からのクロックでラッチ
を行なうデータラッチである。以」二のように構成され
たクロック再生回路において、以下その動作を説明する
と、まず入力ディジタルデータが逓倍器５０に入力され
ると入力データの逓倍パルスをつくる。その逓倍パルス
はＶＣｏ５１の出力とともにＰＣ５２に入り、位相比較
が行なわれ、その位相差がチャージポンプ５３において
電圧に変換され、ＶＣｏ５１の制御電圧として与えルー
プを形成する。そしてデータラッチ５６て遅延器Ａ５４
からの入力ディジタルデータを遅延器Ｂ５５からのクロ
ックでラッチしデータが抽出されるものであった。

発明が解決しようとする課題しかしながら上記の構成では、ループの特性は、チャー
ジポンプ５３内のＬ　Ｐ　Ｆの時定数で決定される。す
ると高速再生の場合、入力のデータレートが大きく変化
するのでループが応答できなくなり同期がはずれてしま
う。また応答したとしても位相ずれが生じデータラッチ
５６に於て最適抽出ができなくなるという問題点を有し
ていた。本発明は、高速再生において入力データレート
が大きく変化する場合でも、ループが応答しざらに最適
抽出ができるクロック再生回路を提供することを目的と
する。

課題を解決するだめの手段本発明は、入力ディジタルデータの逓倍を取る逓倍器と
、電圧制御発振器と、前記逓倍器の出力と前記電圧制御
発振器の出力であるクロックとの位相を比較する位相比
較器と、前記位相比較器から出力された位相誤差を電圧
に変換し前記電圧制御発振器に加えるチャージポンプと
、前記電圧制御発振器の出力であるクロックを遅延させ
る遅延器と、入力ディジタルデータを遅延させる遅延器
と、前記２つの遅延器の出力よりデータをクロックでラ
ッチするデータラッチと、テープ速度を表わすタイマー
ローラの互いに９０°の位相差を持つ２つのＦＧパルス
より前記電圧制御発振器の中心周波数を動かす電圧に変
換する周波数電圧変換器と備えた構成となっている。

作用本発明は、前記した構成により、通常再生及び＋／−数
倍速の高速再生においては、従来のクロック再生回路の
動作を行なう。ところが、＋／−数十倍速の高速再生に
おいては、テープ速度を示すタイマーローラのＦＧ周波
数に応じである電圧を中心にして＋／−に変化した電圧
が電圧制御発振器に入力され中心周波数が動き、ループ
の応答を可能にし、更ζこ最適抽出を行なう。

実施例以下、図面に基ずいて本発明の更に詳しい説明をする。

第１図は、本発明の実施例におけるクロック再生回路の
ブロック図を示す。第１図において、１０は、入力ディ
ジタルデータを逓倍する逓倍器、１１は、ＶＣｏ、１２
は、逓倍器１０からの逓倍信号と、ＶＣＯＩＩからのク
ロックとの位相を比較するＰＣ１１３は、ＰＣｌ３から
の位相誤差を電圧に変換するチャージポンプ、１４は、
入力ディジタルデータを遅延させる遅延器Ａ、　　１５
は、ＶＣＯＩＩからのクロックを遅延させる遅延器Ｂ、
１６は、遅延器Ａ　　１４からのデータを遅延器Ｂ　　
１５のクロックでラッチするデータラッチ、１７は、テ
ープ速度を表わすタイマーローラの互いに９０°の位相
差を持つ２つのＦＧパルスによりＶＣＯＩＩの中心周波
数を動かす電圧に変換する周波数電圧変換器である。以
上の様に構成された本実施例のクロック再生回路につい
て以下その動作を説明する。

まず通常再生または＋／−数倍速の高速再生においては
、タイマーローラのＦＧ周波数は低いので周波数電圧変
換器は働かず一定の電圧を出力する。するとループ内は
、従来のクロック再生回路と同じ動作をする。ところが
、＋／−数十倍速の高速再生になると周波数電圧変換器
１７が動作し周波数値とテープ方向により出力電圧が、
ある電圧を中心にして変１ヒする。するとＶＣＯＩＩの
中心円波数が変化し再生されるデータのり目ツク周波数
Ｉ９二なる。これは、ループの「Ｉツクレンジを動か（
）た事となる。

以１−の様に本実施例によれは周波数電圧変換器１７の
出力電圧がテープ速度とテープ方向により変化するとそ
れＣ３二応じてループの同期範囲が動くのでデータレ−
Ｉ・が大きく変化する＋／−数十倍速の高速再生でも安
定な同期を保持することができる。史にデータラッチも
最適点で抽出できる。

第２図は、本発明の第２の実施例を示す周波数電圧変換
器のブロック図であり、第３図は、その動作波形図であ
る。第２図において２０は、テープ速度を表わす互いに
９０°の位相差を持つ２つＱ）　Ｐ　Ｃパルスよりテー
プの正転と逆転信号を発生ずるテープ方向検出器、２１
は、ＦＧパルスかある周波数量Ｉ−になるとテープ方向
検出器２０が動作する信号を作るテープ速度検出器、２
２は、ＦＧパルスの逓倍を取るＥｘ−ｏｒ回路、２３・
２４は、Ｅｘ　−ｏ　ｒ回路２２の出力パルスの立ち上
がりまたは立ち下がりのエツジよりある一定幅のパルス
を発生ずるモノマルナバイブレータ（Ｍ・ＭＡ、　Ｍ−
Ｍｌ３）　２５は、Ｍ−ＭＡ−Ｂの出力を抵抗マトリク
スで接続して得られるＤ　Ｃ電圧をあるＩノヘルに変換
するレベル変換器である。前記のように構成された第２
の実施例の周波数電圧変換器ζこついて以１ζその動作
を第３図と共に説明する。

まず、テープ速度を表わすタイマー［７−ラのＦＧパル
スが、テープ速度検出器２１に入りある周波数量−１−
になると第３図の（Ｃ）の様乙：ニハイＩノベルとなる
。またｒＩ：いに９０　’の位相差を持つ２つのＦＧパ
ルスは、テープ方向検出器２０に入り第３図の（ａ）、
　（ｌ〕）の様な信号を作る。ところが前記の信号が実
際に出力されるの乙よ、テープ速度検出器２１の出力で
ある（Ｃ）のハイレベルの期間となる。そこでこのハイ
レベルの期間に出力されたテープ方向検出器２０の正転
・逆転信号は、ＦＧパルスの逓倍を取ったＥ　、ｘ−ｏ
　ｒ回路２２のパルスと共に５Ｍ−ＭＡ　　２ａ・Ｍ−
ＭＢ２／ｌζこ入力される。そこでテープ方向が正転の
場合は、Ｍ・ＭＦ３２４が、逆転の場合は、Ｍ−ＭＡ　
　２３がそれぞれ動作しなくなり、Ｍ−ＭＡ　　２３て
はハイ　レベル　Ｍ−ＭＢ　　２４”Ｃはローレベルが
出力される。それと同時に反対のＭ−Ｍは、第２３図に
示ずよう乙こパルスが発生する。パルスが発生ずるとＭ
−Ｍｌの出力ＤＣＣレベル、ドがっていきＭ−ＭＢの出
力Ｉ）Ｃレベルは、上がっていく。すると２つのＭ−Ｍ
の出力を抵抗マトリクスで接続して得られたＩ）　Ｃ電
圧は、第３図の（Ｉ）の様にある電圧を中心にして変化
する。　　以上の様に本実施例によれは、テープ速度を
表わすｌｊいに９００の位相差を持つタイマーローラの
２つのＦＧパルスだけあれは信号を入れ換える事なくテ
ープ速度とテープ方向に応じて出力をある電圧を中心に
して変化させることができるので電圧変化の連続性が保
てる・第４図は、本発明の第２の実施例を示す周波数電圧変換
器のブロック図である。第４図において、２１は、テー
プ速度検出器、２３．２４は、Ｍ・ＭＡ、　　Ｒ１２５
は、レベル変換器で、以上は第２図の構成と同様なもの
である。第２図の構成と界なるのは、テープ方向検出器
が、テープ方向信号より正転・逆転信号を発生ずるテー
プ方向検出器４０に変更した点である。それ以外の動作
と【ノで！Ｊ、第２図の実施例と同様である。

発明の詳細な説明したように、本発明によれは、高速再生における
入力データレートの変化に応じてＶＣＯの中心周波数が
変化し、常にループは安定に応答し最適抽出を行なう。

叉テープ速度を表わす互いに９０°の位相差を持つタイ
マーローラの２つのＦＧパルス若しくはキャプスタンサ
ーボの再生コンｌ−Ｄ−Ｃパルスとテープ方向信号によ
り、信号を入れ換える事なく＋／−の高速再生に応じで
ある電圧を中心にしてデータレートの変化に比例したＩ
Ｉ）　Ｃ電圧を作ることができ電圧変化の連続性が保て
るのでその実用的効果は大きい。

【図面の簡単な説明】

第１図は、本発明の実施例ζこおけるクロック再生回路
のブロック図、第２図は同第２の実施例の周波数電圧変
換器のブロック図、第３図は同実施例のタイミング波形
図、第４図は同第３の実施例の周波数電圧変換器のブロ
ック図、第５図は従来のりｒ」ツク再生回路のブロック
図である。ＩＯ・・・逓倍器、　　１１・・・Ｖ　ＣＯｌ　１２・
・・ＰＣ１１３・・・チャージポンプ、１／ｌ・・・遅
延器Ａ−１５・・・遅延器Ｂ、１６・・・データラッチ
、１７・・・周波数電圧変換器、２０・・・テープ方向
検出器、２１・・・テープ速度検出器２２・・・Ｅｘ−
ｏｒ回路、２３・・・Ｍ−ＭＡ、２４・・・Ｍ−ＭＢ、
２５・・・レベル変換器、４０・・・テープ方向検出器
、５０・・・逓倍器、　　５１・・・ＶＣＯ１５２・・
・ＰＣｌ５３・・・チャージポンプ、５４・・・遅延器
Ａ、５５・・・遅延器Ｂ、５６・・・データラッチ。

Claims

【特許請求の範囲】

（１）入力ディジタルデータの逓倍をとる逓倍器と、電
圧制御発振器と、前記逓倍器の出力と前記電圧制御発振
器の出力であるクロックとの位相を比較する位相比較器
と、前記位相比較器から出力された位相誤差を電圧に変
換し前記電圧制御発振器に加えるチャージポンプと、前
記電圧制御発振器の出力であるクロックを遅延させる遅
延器と、入力ディジタルデータを遅延させる遅延器と、
前記２つの遅延器の出力よりデータをクロックでラッチ
するデータラッチと、テープ速度を表わすタイマーロー
ラの互いに９０゜の位相差を持つ２つのＦＧパルスより
前記電圧制御発振器の中心周波数を動かす電圧に変換す
る周波数電圧変換器とを有した事を特徴とするクロック
再生回路。
（２）テープ速度を表わす互いに９０゜の位相差を持つ
２つのＦＧパルスよりテープの正転と逆転信号を発生す
るテープ方向検出器と、ＦＧパルスがある周波数以上に
なると前記テープ方向検出器が動作する信号を作るテー
プ速度検出器と、ＦＧパルスの逓倍を取るＥｘ−ｏｒ回
路と、前記Ｅｘ−ｏｒ回路の出力パルスの立ち上がりま
たは立ち下がりのエッジよりある一定幅のパルスを発生
する第１、第２のモノマルチバイブレータと、前記第１
、第２のモノマルチバイブレータの出力を抵抗マトリク
スで接続して得られるＤＣ電圧をあるレベルに変換する
レベル変換器とを備え、数十倍速の高速再生になると前
記テープ方向検出器が働き、前記第１、第２のモノマル
チバイブレータが正転叉は逆転によりどちらかが働き、
その結果得られるＤＣ電圧がある電位を中心にして変化
する周波数電圧変換器を有することを特徴とする請求項
１に記載のクロック再生回路。
（３）テープ方向信号によりテープの正転逆転信号を作
るテープ方向検出器を備え、キャプスタンサーボの再生
コントロール信号により電圧制御発振器の中心周波数を
動かす電圧をつくる周波数電圧変換器を有することを特
徴とする請求項１に記載のクロック再生回路。