JPH0510278Y2 - - Google Patents
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- JPH0510278Y2 JPH0510278Y2 JP1983157935U JP15793583U JPH0510278Y2 JP H0510278 Y2 JPH0510278 Y2 JP H0510278Y2 JP 1983157935 U JP1983157935 U JP 1983157935U JP 15793583 U JP15793583 U JP 15793583U JP H0510278 Y2 JPH0510278 Y2 JP H0510278Y2
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- JP
- Japan
- Prior art keywords
- output
- circuit
- clock
- signal
- input
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
- G11B2020/1461—8 to 14 modulation, e.g. the EFM code used on CDs or mini-discs
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
この考案は、変調パルス信号からクロツクを再
生する回路に関し、簡単な構成で適確にクロツク
を再生できるようにしたものである。
生する回路に関し、簡単な構成で適確にクロツク
を再生できるようにしたものである。
コンパクトデイスク（CD）の再生においては、
デイスクから再生されたEFM（eight to fourteen
modulation）信号にもとづいて、EFM信号の１
フレームを588分割するクロツクを再生し、これ
を基準として信号処理を行なつている。
デイスクから再生されたEFM（eight to fourteen
modulation）信号にもとづいて、EFM信号の１
フレームを588分割するクロツクを再生し、これ
を基準として信号処理を行なつている。
この考案は、このような目的で使用されるクロ
ツク信号を、変調パレス信号から再生するクロツ
ク再生回路を提供しようとするものである。
ツク信号を、変調パレス信号から再生するクロツ
ク再生回路を提供しようとするものである。
この考案によれば、電圧制御発振器に基づきク
ロツクを生成し、入力パルス信号をこのクロツク
でラツチし、このラツチ前後の信号の位相差が所
定の状態となるように、電圧制御発振器の発振周
波数を制御することにより、入力パルス信号に同
期したクロツク信号が得られるようにしている。
ロツクを生成し、入力パルス信号をこのクロツク
でラツチし、このラツチ前後の信号の位相差が所
定の状態となるように、電圧制御発振器の発振周
波数を制御することにより、入力パルス信号に同
期したクロツク信号が得られるようにしている。
以下、この考案の実施例を添付図面を参照して
説明する。
説明する。
第１図の実施例においては、入力されるEFM
信号S0によつてVCO（電圧制御発振器）６に同期
をかけることにより、EFM信号S0自身から、こ
のEFM信号S0に同期したクロツクφJ，φKを再
生している。
信号S0によつてVCO（電圧制御発振器）６に同期
をかけることにより、EFM信号S0自身から、こ
のEFM信号S0に同期したクロツクφJ，φKを再
生している。
第１図において、入力されるEFM信号S0はデ
イスクから再生された生の信号である。この
EFM信号は、縦続接続された４つのラツチ回路
に入力される。ラツチ回路Ｌ１〜Ｌ４はクロツク
φJ，φKでエツジトリガされる。再生クロツク
φJ，φKは位相が相互に1/2周期ずれた２相クロ
ツクで、クロツクφJがラツチ回路Ｌ１，Ｌ３に
加わり、クロツクφKがラツチ回路Ｌ２，Ｌ４に
加わつている。したがつて、ラツチ回路Ｌ１〜Ｌ
４はクロツクφJ，φKで交互に駆動され、入力
EFM信号S0を、クロツクφJ，φKの1/2周期の位
相差で順次シフトしていく。
イスクから再生された生の信号である。この
EFM信号は、縦続接続された４つのラツチ回路
に入力される。ラツチ回路Ｌ１〜Ｌ４はクロツク
φJ，φKでエツジトリガされる。再生クロツク
φJ，φKは位相が相互に1/2周期ずれた２相クロ
ツクで、クロツクφJがラツチ回路Ｌ１，Ｌ３に
加わり、クロツクφKがラツチ回路Ｌ２，Ｌ４に
加わつている。したがつて、ラツチ回路Ｌ１〜Ｌ
４はクロツクφJ，φKで交互に駆動され、入力
EFM信号S0を、クロツクφJ，φKの1/2周期の位
相差で順次シフトしていく。
排他的オア回路EXOR１は、入力された生の
EFM信号S0と、第１段のラツチ回路Ｌ１で遅延
されたEFM信号S1を入力し、EFM信号の立ち上
り、立ち下りで、それらの位相差に対応した幅で
パルス信号P1を出力する。また、排他的オア回
路EXOR２は、第３段のラツチ回路Ｌ３の出力
Ｓ３と第４段のラツチ回路Ｌ４の出力Ｓ４を入力
し、EFM信号の立ち上り、立ち下りで、それら
の位相差に対応した幅でパルス信号P2を出力す
る。ラツチ回路Ｌ３の出力Ｓ３とラツチ回路Ｌ４
の出力Ｓ４の位相差は常に正確にクロツクφJ，
φKの半周期となつているので、パルス信号P2の
パルス幅はクロツクφJ，φKの半周期の幅となる
が、入力EFM信号S0とラツチ回路Ｌ１の出力Ｓ
１の位相差は、入力EFM信号S0とクロツクφJ，
φKの位相差に応じて変化する。
EFM信号S0と、第１段のラツチ回路Ｌ１で遅延
されたEFM信号S1を入力し、EFM信号の立ち上
り、立ち下りで、それらの位相差に対応した幅で
パルス信号P1を出力する。また、排他的オア回
路EXOR２は、第３段のラツチ回路Ｌ３の出力
Ｓ３と第４段のラツチ回路Ｌ４の出力Ｓ４を入力
し、EFM信号の立ち上り、立ち下りで、それら
の位相差に対応した幅でパルス信号P2を出力す
る。ラツチ回路Ｌ３の出力Ｓ３とラツチ回路Ｌ４
の出力Ｓ４の位相差は常に正確にクロツクφJ，
φKの半周期となつているので、パルス信号P2の
パルス幅はクロツクφJ，φKの半周期の幅となる
が、入力EFM信号S0とラツチ回路Ｌ１の出力Ｓ
１の位相差は、入力EFM信号S0とクロツクφJ，
φKの位相差に応じて変化する。
排他的オア回路EXOR１，EXOR２の出力Ｐ
１，Ｐ２は，FET１，２のゲートにそれぞれ加
えられる。FET１，２は電源VDDとアース間に直
列接続されており、その中間点から出力Ｖ０が取
り出されている。したがつて、出力Ｖ０はFET
１のみがオンしたときは、VDDとなり、FET２の
みがオンしたときは０となり、FET１，２とも
オフの場合はVDD／２となる。FET１，２は、排他 的オア回路EXOR１，２の入力側がレジスタＬ
２，Ｌ３で引き離されているので、同時にオンす
ることはない。
１，Ｐ２は，FET１，２のゲートにそれぞれ加
えられる。FET１，２は電源VDDとアース間に直
列接続されており、その中間点から出力Ｖ０が取
り出されている。したがつて、出力Ｖ０はFET
１のみがオンしたときは、VDDとなり、FET２の
みがオンしたときは０となり、FET１，２とも
オフの場合はVDD／２となる。FET１，２は、排他 的オア回路EXOR１，２の入力側がレジスタＬ
２，Ｌ３で引き離されているので、同時にオンす
ることはない。
出力電圧Voは平滑回路３で平滑され、バツフ
アアンプ４を介して、可変容量ダイオード５に加
えられて、その容量を可変制御し、VCO６の発
振周波数を制御する。VCO６は制御電圧（バツ
フアアンプ４の出力）が＋方向に上昇すると、周
波数が上昇する極性を持つている。VCO６の出
力信号は1/2分周回路７で1/2分周され、クロツク
φJ，φKが作成される。
アアンプ４を介して、可変容量ダイオード５に加
えられて、その容量を可変制御し、VCO６の発
振周波数を制御する。VCO６は制御電圧（バツ
フアアンプ４の出力）が＋方向に上昇すると、周
波数が上昇する極性を持つている。VCO６の出
力信号は1/2分周回路７で1/2分周され、クロツク
φJ，φKが作成される。
なお、排他的オア回路EXOR３は、第２段の
ラツチ回路Ｌ２の出力Ｓ２と第４段のラツチ回路
Ｌ４の出力Ｓ４を入力することによつて、EFM
再生信号S5を出力する。
ラツチ回路Ｌ２の出力Ｓ２と第４段のラツチ回路
Ｌ４の出力Ｓ４を入力することによつて、EFM
再生信号S5を出力する。
第１図の回路の各部の波形を第２図に示す。ラ
ツチ回路Ｌ１，Ｌ３はクロツクφJのタイミング
で、ラツチ回路Ｌ２，Ｌ４はクロツクφKのタイ
ミングでそれぞれ正確に駆動される。したがつ
て、入力EFM信号S0は位相の進み、遅れにかか
わらず、クロツクφJのタイミングでラツチ回路
Ｌ１にラツチされる。同様に、ラツチ回路Ｌ１の
出力Ｓ１はクロツクφKでラツチ回路Ｌ２にラツ
チされ、ラツチ回路Ｌ２の出力Ｓ２はクロツク
φJでラツチ回路Ｌ３にラツチされ、ラツチ回路
Ｌ３の出力Ｓ３はクロツクφKでラツチ回路Ｌ４
にラツチされる。このようにしたラツチ回路Ｌ２
→Ｌ３→Ｌ４へは常にクロツクφJ，φKの半周期
の位相差でEFM信号が伝達されていく。
ツチ回路Ｌ１，Ｌ３はクロツクφJのタイミング
で、ラツチ回路Ｌ２，Ｌ４はクロツクφKのタイ
ミングでそれぞれ正確に駆動される。したがつ
て、入力EFM信号S0は位相の進み、遅れにかか
わらず、クロツクφJのタイミングでラツチ回路
Ｌ１にラツチされる。同様に、ラツチ回路Ｌ１の
出力Ｓ１はクロツクφKでラツチ回路Ｌ２にラツ
チされ、ラツチ回路Ｌ２の出力Ｓ２はクロツク
φJでラツチ回路Ｌ３にラツチされ、ラツチ回路
Ｌ３の出力Ｓ３はクロツクφKでラツチ回路Ｌ４
にラツチされる。このようにしたラツチ回路Ｌ２
→Ｌ３→Ｌ４へは常にクロツクφJ，φKの半周期
の位相差でEFM信号が伝達されていく。
排他的オア回路EXOR２はラツチ回路Ｌ３，
Ｌ４の出力Ｓ３，Ｓ４を入力とするので、その出
力Ｐ２が“１”となる時間幅は必らず一定で、ク
ロツクφJ，φKの半周期となる。一方、排他的オ
ア回路EXOR１は入力EFM信号S0とラツチ回路
Ｌ１の出力Ｓ１とを入力とするので、その出力Ｐ
１が“１”となる時間幅は入力EFM信号S0の立
ち上り、立ち下りとクロツクφJの位相差に応じ
て、クロツクφJの１周期の時間内を変動する。
第２図の入力EFM信号S0で実線はちようど位相
が合つている状態を示している。このとき、排他
的オア回路EXOR１の出力Ｐ１が“１”となる
時間幅はクロツクφJ，φKの半周期であるので、
FET１，２の中間点電圧Voは、第２図に実線で
示すように、上側のパルスと下側のパルスが同じ
幅となり、これを平滑して得られるVCO６の制
御電圧はVDD／２となる。
Ｌ４の出力Ｓ３，Ｓ４を入力とするので、その出
力Ｐ２が“１”となる時間幅は必らず一定で、ク
ロツクφJ，φKの半周期となる。一方、排他的オ
ア回路EXOR１は入力EFM信号S0とラツチ回路
Ｌ１の出力Ｓ１とを入力とするので、その出力Ｐ
１が“１”となる時間幅は入力EFM信号S0の立
ち上り、立ち下りとクロツクφJの位相差に応じ
て、クロツクφJの１周期の時間内を変動する。
第２図の入力EFM信号S0で実線はちようど位相
が合つている状態を示している。このとき、排他
的オア回路EXOR１の出力Ｐ１が“１”となる
時間幅はクロツクφJ，φKの半周期であるので、
FET１，２の中間点電圧Voは、第２図に実線で
示すように、上側のパルスと下側のパルスが同じ
幅となり、これを平滑して得られるVCO６の制
御電圧はVDD／２となる。
これに対し、クロツクφJ，φKに対して、入力
EFM信号S0の周波数が低下すると、第２図に破
線で示すように、入力EFM信号S0は位相が遅れ
てくるので、排他的オア回路EXOR１の出力Ｐ
１が“１”となる時間幅は短くなる。このとき、
排他的オア回路EXOR２の出力Ｐ２が“１”と
なつている時間幅は、クロツクφJ，φKの半周期
のままであるので、FET１，２の出力Voは上側
のパルスが下側のパルスより時間幅が短くなる。
したがつて、VCO６の制御電圧は０の方向へ下
降し、VCO６の発振周波数は低下し、入力EFM
信号S0の周波数低下に追従するようになる。
EFM信号S0の周波数が低下すると、第２図に破
線で示すように、入力EFM信号S0は位相が遅れ
てくるので、排他的オア回路EXOR１の出力Ｐ
１が“１”となる時間幅は短くなる。このとき、
排他的オア回路EXOR２の出力Ｐ２が“１”と
なつている時間幅は、クロツクφJ，φKの半周期
のままであるので、FET１，２の出力Voは上側
のパルスが下側のパルスより時間幅が短くなる。
したがつて、VCO６の制御電圧は０の方向へ下
降し、VCO６の発振周波数は低下し、入力EFM
信号S0の周波数低下に追従するようになる。
逆に、クロツクφJ，φKに対して、入力EFM
信号S0の周波数が上昇すると、第２図に点線で
示すように、入力EFM信号S0は位相が進んでく
るので、排他的オア回路EXOR２の出力Ｐ２が
“１”となる時間幅は長くなる。このとき、排他
的オア回路EXOR２の出力Ｐ２が“１”となつ
ている時間幅は、クロツクφJ，φKの半周期のま
まであるので、FET１，２の出力Voは上側のパ
ルスが下側のパルスより、時間幅が長くなる。し
たがつて、VCO６の制御電圧はVDDの方向へ上昇
し、VCO６の発振周波数は上昇し、入力EFM信
号S0の周波数上昇に追従するようになる。結局、
中心位置で安定状態となる。CDでは１データフ
レームで588パルスの再生クロツクφJ，φKが得
られるように制御され、かつデイスクサーボによ
つて規定の線速度が得られているときは１データ
フレームの長さが136μsであるから、このとき再
生クロツクφJ，φKの周波数は588／136μs＝4.32MHz となる。したがつて1/2分周される前のVCO６の
発振周波数は、このとき8.64MHzとなる。
信号S0の周波数が上昇すると、第２図に点線で
示すように、入力EFM信号S0は位相が進んでく
るので、排他的オア回路EXOR２の出力Ｐ２が
“１”となる時間幅は長くなる。このとき、排他
的オア回路EXOR２の出力Ｐ２が“１”となつ
ている時間幅は、クロツクφJ，φKの半周期のま
まであるので、FET１，２の出力Voは上側のパ
ルスが下側のパルスより、時間幅が長くなる。し
たがつて、VCO６の制御電圧はVDDの方向へ上昇
し、VCO６の発振周波数は上昇し、入力EFM信
号S0の周波数上昇に追従するようになる。結局、
中心位置で安定状態となる。CDでは１データフ
レームで588パルスの再生クロツクφJ，φKが得
られるように制御され、かつデイスクサーボによ
つて規定の線速度が得られているときは１データ
フレームの長さが136μsであるから、このとき再
生クロツクφJ，φKの周波数は588／136μs＝4.32MHz となる。したがつて1/2分周される前のVCO６の
発振周波数は、このとき8.64MHzとなる。
なお、上記実施例では、ラツチ回路を４段Ｌ１
〜Ｌ４としているが、これに限るものではない。
ただし、実際上は排他的オア回路EXOR１，２
の入力間に１つもラツチ回路がないと（ラツチ回
路Ｌ２，Ｌ３がない状態）、レスポンス遅れのた
め波形がなまり、排他的オア回路EXOR１，
EXOR２が短時間ではあるが、同時に“１”と
なり、FEM１，２が同時にオンする可能性があ
るので、この間に少くとも１つ入れるのが好まし
い。この実施例では、２つのラツチ回路Ｌ２，Ｌ
３を入れ、それらの中間点の信号S2と最終段の
ラツチ回路Ｌ４の出力信号S4とを排他的オア回
路EXOR３に入力することにより、第２図に示
すような、EFM再生信号P5が得られるようにし
ている。
〜Ｌ４としているが、これに限るものではない。
ただし、実際上は排他的オア回路EXOR１，２
の入力間に１つもラツチ回路がないと（ラツチ回
路Ｌ２，Ｌ３がない状態）、レスポンス遅れのた
め波形がなまり、排他的オア回路EXOR１，
EXOR２が短時間ではあるが、同時に“１”と
なり、FEM１，２が同時にオンする可能性があ
るので、この間に少くとも１つ入れるのが好まし
い。この実施例では、２つのラツチ回路Ｌ２，Ｌ
３を入れ、それらの中間点の信号S2と最終段の
ラツチ回路Ｌ４の出力信号S4とを排他的オア回
路EXOR３に入力することにより、第２図に示
すような、EFM再生信号P5が得られるようにし
ている。
以上説明したように、この考案によれば、簡単
な構成で適確にクロツクを再生することができ
る。
な構成で適確にクロツクを再生することができ
る。
第１図はこの考案の一実施例を示す回路図、第
２図は第１図の回路の動作波形図である。 Ｌ１〜Ｌ４……ラツチ回路、３……平滑回路、
４……バツフアアンプ、５……可変容量ダイオー
ド、６……VCO（電圧制御発振器）。
２図は第１図の回路の動作波形図である。 Ｌ１〜Ｌ４……ラツチ回路、３……平滑回路、
４……バツフアアンプ、５……可変容量ダイオー
ド、６……VCO（電圧制御発振器）。
Claims (1)
- 電圧制御発振器と、前記電圧制御発振器の出力
に基づきクロツクを生成する回路と、入力パルス
信号を前記クロツクでラツチする第１のラツチ回
路と、前記第１のラツチ回路の入出力間の位相差
を検出する第１位相差検出手段と、前記入力パル
ス信号を前記クロツクのタイミングで整合した信
号を前記クロツクでラツチする第２のラツチ回路
と前記第２のラツチ回路の入出力間の位相差を検
出する第２位相差検出手段と、前記第１位相差検
出手段と第２位相差検出手段で検出される２つの
位相差が所定の関係になるように、前記電圧制御
発振器を制御する手段を具えたクロツク再生回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983157935U JPS6067556U (ja) | 1983-10-14 | 1983-10-14 | クロツク再生回路 |
| US06/658,263 US4594703A (en) | 1983-10-14 | 1984-10-05 | Clock-signal reproducing circuit including voltage controlled oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983157935U JPS6067556U (ja) | 1983-10-14 | 1983-10-14 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6067556U JPS6067556U (ja) | 1985-05-14 |
| JPH0510278Y2 true JPH0510278Y2 (ja) | 1993-03-12 |
Family
ID=15660691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1983157935U Granted JPS6067556U (ja) | 1983-10-14 | 1983-10-14 | クロツク再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4594703A (ja) |
| JP (1) | JPS6067556U (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175969A (ja) * | 1986-01-28 | 1987-08-01 | Mitsubishi Electric Corp | 記憶装置 |
| US4949197A (en) * | 1988-09-08 | 1990-08-14 | Aspen Peripherals Corp. | Dead track acquisition for phase-locked loop control |
| DE4343252A1 (de) * | 1993-12-17 | 1995-06-22 | Thomson Brandt Gmbh | Schaltung zum Dekodieren von 2T-vorkodierten Binärsignalen |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671856A (en) * | 1979-11-15 | 1981-06-15 | Sony Corp | Playback device of disc |
| GB2065395B (en) * | 1979-11-29 | 1983-07-06 | Sony Corp | Frequency controlled signal generating circuit arrangements |
| NL8000124A (nl) * | 1980-01-09 | 1981-08-03 | Philips Nv | Inrichting voor het weergeven van digitaal gecodeerde informatie die op een optisch uitleesbare schijfvormige registratiedrager is aangebracht. |
| US4404530A (en) * | 1980-10-22 | 1983-09-13 | Data General Corporation | Phase locked loop with compensation for loop phase errors |
| GB2089600A (en) * | 1980-12-12 | 1982-06-23 | Philips Electronic Associated | Phase Sensitive Detector |
| JPS58220226A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | 位相ロツクル−プ制御回路 |
| JPS5919456A (ja) * | 1982-07-24 | 1984-01-31 | Pioneer Electronic Corp | クロツク再生回路 |
-
1983
- 1983-10-14 JP JP1983157935U patent/JPS6067556U/ja active Granted
-
1984
- 1984-10-05 US US06/658,263 patent/US4594703A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4594703A (en) | 1986-06-10 |
| JPS6067556U (ja) | 1985-05-14 |
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