JPH01248524A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH01248524A JPH01248524A JP63074577A JP7457788A JPH01248524A JP H01248524 A JPH01248524 A JP H01248524A JP 63074577 A JP63074577 A JP 63074577A JP 7457788 A JP7457788 A JP 7457788A JP H01248524 A JPH01248524 A JP H01248524A
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- semiconductor
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- H10D30/051—Manufacture or treatment of FETs having PN junction gates
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10P50/246—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group III-V materials
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置とその製造方法に係り、特に、高
速動作可能な薄膜半導体装置と、その半導体装置を制御
性よく作製できる製造方法に関する。
速動作可能な薄膜半導体装置と、その半導体装置を制御
性よく作製できる製造方法に関する。
従来の薄膜半導体装置とその製造方法については、例え
ば、アイ・イー・イー・イー、エレクトロンデバイスレ
ターズ、イー・デイ−・エル３（Ｉ Ｅ Ｅ Ｅ 、
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、
Ｅ ＤＬ−３） （１９８２年）第３６６〜３６８頁
に記載されている。
ば、アイ・イー・イー・イー、エレクトロンデバイスレ
ターズ、イー・デイ−・エル３（Ｉ Ｅ Ｅ Ｅ 、
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、
Ｅ ＤＬ−３） （１９８２年）第３６６〜３６８頁
に記載されている。
上記従来技術では、ベース層をＧ ａ Ａ ｓで、エミ
ッタ層をＭＧａＡｓで構成し、ＨＦ溶液を用いてウェッ
トエツチングすることによってＡ（ＬＧａＡｓのみを除
去し、ＧａＡｓベース層を露出させている。
ッタ層をＭＧａＡｓで構成し、ＨＦ溶液を用いてウェッ
トエツチングすることによってＡ（ＬＧａＡｓのみを除
去し、ＧａＡｓベース層を露出させている。
しかし、ＨＦ溶液によるＡＱＧａＡｓ層のエツチング速
度は、Ｍ組成、温度条件によって著しく変化し、また、
その再現性も良くない、しかも、液層中でエツチングを
行うため、攪はん等の条件によってエツチングが不均一
になるという問題がある。さらに、上記の種々の制御性
の悪さに起因して寸法が不確実になり、１−以下の寸法
精度で加工することはほとんど不可能である。
度は、Ｍ組成、温度条件によって著しく変化し、また、
その再現性も良くない、しかも、液層中でエツチングを
行うため、攪はん等の条件によってエツチングが不均一
になるという問題がある。さらに、上記の種々の制御性
の悪さに起因して寸法が不確実になり、１−以下の寸法
精度で加工することはほとんど不可能である。
本発明の目的は、制御性良く微細加工を行うことができ
るドライエツチングを用いて選択的にエツチングを行う
半導体装置の製造方法と、微細、動作が高速で、寸法精
度の高い半導体装置を提供することにある。
るドライエツチングを用いて選択的にエツチングを行う
半導体装置の製造方法と、微細、動作が高速で、寸法精
度の高い半導体装置を提供することにある。
本発明の半導体装置の製造方法は、ハロゲン元素を成分
元素として含む気体を用いた反応性ドライエツチングに
より、Ｉｎを含むエツチング停止層を露出する工程を含
むことを特徴とする。
元素として含む気体を用いた反応性ドライエツチングに
より、Ｉｎを含むエツチング停止層を露出する工程を含
むことを特徴とする。
また、この半導体装置の製造方法においては。
上記エツチング停止層が、’ ｍ −ｖ族化合物半導体
からなり、上記Ｉｎの組成が上記■族元素の約５％以上
であるのが望ましい。
からなり、上記Ｉｎの組成が上記■族元素の約５％以上
であるのが望ましい。
また、本発明による第１の半導体装置は、基板上にそれ
ぞれ■−■族化合物半導体層からなるコレクタ層、ベー
ス層、エミッタ層が順次積層され、上記エミッタ層は上
記ベース層とは異なる種類の半導体からなり上記ベース
層とヘテロ接合を形成し、かつ、エツチングによりパタ
ーニングされて上記ベース層上の一部に形成されている
ヘテロ接合バイポーラトランジスタを有する半導体装置
において、少なくとも上記ベース層と上記エミッタ層と
の間にＩｎを含む反応性ドライエツチング停止層が介在
されている。
ぞれ■−■族化合物半導体層からなるコレクタ層、ベー
ス層、エミッタ層が順次積層され、上記エミッタ層は上
記ベース層とは異なる種類の半導体からなり上記ベース
層とヘテロ接合を形成し、かつ、エツチングによりパタ
ーニングされて上記ベース層上の一部に形成されている
ヘテロ接合バイポーラトランジスタを有する半導体装置
において、少なくとも上記ベース層と上記エミッタ層と
の間にＩｎを含む反応性ドライエツチング停止層が介在
されている。
さらに、本発明による第２の半導体装置は、基板上にそ
れぞれ■−ｖ族化合物半導体層からなるチャネル層、ゲ
ート層が順次積層され、上記ゲート層は上記チャネル層
とは異なる種類の半導体からなり、かつ、エツチングに
よりパターニングされて上記チャネル層上の一部に形成
されている電界効果トランジスタを有する半導体装置に
おいて、少なくとも上記ゲート層と上記チャネル層との
間にＩｎを含む反応性ドライエツチング停止層が介在さ
れていることを特徴とする。
れぞれ■−ｖ族化合物半導体層からなるチャネル層、ゲ
ート層が順次積層され、上記ゲート層は上記チャネル層
とは異なる種類の半導体からなり、かつ、エツチングに
よりパターニングされて上記チャネル層上の一部に形成
されている電界効果トランジスタを有する半導体装置に
おいて、少なくとも上記ゲート層と上記チャネル層との
間にＩｎを含む反応性ドライエツチング停止層が介在さ
れていることを特徴とする。
本発明によるエツチング停止層に含まれるＩｎは、通常
のドライエツチングに用いられるハロゲン元素を成分と
して含むガス、例えば、弗化物ガス、塩化物ガス、ある
いは塩素ガス等と反応してＩｎのハロゲン化物を形成す
る。この反応生成物は、例えば、Ｉｎ以外のＧａ、Ａｎ
、Ａｓ、Ｓｂ。
のドライエツチングに用いられるハロゲン元素を成分と
して含むガス、例えば、弗化物ガス、塩化物ガス、ある
いは塩素ガス等と反応してＩｎのハロゲン化物を形成す
る。この反応生成物は、例えば、Ｉｎ以外のＧａ、Ａｎ
、Ａｓ、Ｓｂ。
Ｐ等の■−■族元素のハロゲン化物と比較して著しくエ
ツチングされにくい、従って、Ｉｎを含む層は、Ｉｎを
含まない■−■族化合物層に対してエツチング停止層と
して作用する。
ツチングされにくい、従って、Ｉｎを含む層は、Ｉｎを
含まない■−■族化合物層に対してエツチング停止層と
して作用する。
実施例 １
第１図は、本発明の第１の実施例の半導体装置の断面図
、第２図（ａ）〜（ｃ）は、その製造工程断面図である
。
、第２図（ａ）〜（ｃ）は、その製造工程断面図である
。
これらの図において、１は半絶縁性ＧａＡｓ基板、２は
Ｎ型ＧａＡｓサブコレクタ層、３はＮ型ＧａＡｓコレク
タ層、４はＰ型Ｇ ａ Ａ ｓベース層。
Ｎ型ＧａＡｓサブコレクタ層、３はＮ型ＧａＡｓコレク
タ層、４はＰ型Ｇ ａ Ａ ｓベース層。
５はアンドープＩ ｎ、、、Ｇ ａ６．１Ａ ｓエツチ
ング停止層、６はＮ型Ａｌｌ＠ 、 ３ Ｇ ａ ６
、 ？ Ａ Ｓエミッタ層、７はＮ型ＧａＡｓキャップ
層、８はコレクタ電極、９はエミッタ電極、１０はペー
ス電極である。
ング停止層、６はＮ型Ａｌｌ＠ 、 ３ Ｇ ａ ６
、 ？ Ａ Ｓエミッタ層、７はＮ型ＧａＡｓキャップ
層、８はコレクタ電極、９はエミッタ電極、１０はペー
ス電極である。
本構造の特徴は、ＧａＡｓベース層４とＭ、、３Ｇａ６
４Ａｓ工ミツタ層６との間に、Ｉｎを含むエツチング停
止層５を有する点にある。このエツチング停止層５は、
Ｉｎをその構成成分として含むので、塩素、あるいは弗
素等のハロゲン元素をその成分元素として含むようなエ
ツチングガス。
４Ａｓ工ミツタ層６との間に、Ｉｎを含むエツチング停
止層５を有する点にある。このエツチング停止層５は、
Ｉｎをその構成成分として含むので、塩素、あるいは弗
素等のハロゲン元素をその成分元素として含むようなエ
ツチングガス。
例えば、Ｃ１０、ＣＣｌ１ｚＦ、、ＨＣａ等を用いた反
応性ドライエツチングのエツチング停止層５のエツチン
グ速度は、Ｇ ａ Ａ ｓあるいはＡｌｌＧａＡｓの１
／１００以下である。
応性ドライエツチングのエツチング停止層５のエツチン
グ速度は、Ｇ ａ Ａ ｓあるいはＡｌｌＧａＡｓの１
／１００以下である。
次に、第１図の半導体装置を製造する方法について第２
図（ａ）〜（ｃ）を用いて説明する。
図（ａ）〜（ｃ）を用いて説明する。
まず、第２図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１上に、分子線エピタキシ法あるいは有機金属化学気
相堆積法により、厚さ５ｏｏｏ人のＳｉドープ（不純物
濃度５ Ｘ １０” ／ ａｍ”のＧａＡｓサブコレク
タ層２、厚さ３０００人のＳｉドープ（５Ｘ１０”／ａ
ｍ’） Ｇ ａ Ａ ｓコレクタ層３、厚さ３００人の
Ｂｅドープ（４ＸＩＯ”／３３） Ｇ ａ Ａ ｓベー
ス層４、厚さ３０人のアンドープＩ ｎ、、ｉＧ ａａ
、ｓＡｓエツチング停止層５、厚さ１０００人のＳｉド
ープ（５Ｘｌ０１７／ｃｍ”） Ａａ、、、Ｇ ａ６．
７Ａ ｓエミッタ層６、厚さ１０００人のＳｉドープ（
５ＸＩＯ”／ａｎ３）ＧａＡｓキャップ層７を順次エピ
タキシャル結晶成長させる。なお、キャップ層７は後で
電極９を付けたときの接触抵抗を減らすために設けるも
のである。なお、エツチング停止層の厚さは、この層に
転位が発生する臨界膜厚以内にする。
板１上に、分子線エピタキシ法あるいは有機金属化学気
相堆積法により、厚さ５ｏｏｏ人のＳｉドープ（不純物
濃度５ Ｘ １０” ／ ａｍ”のＧａＡｓサブコレク
タ層２、厚さ３０００人のＳｉドープ（５Ｘ１０”／ａ
ｍ’） Ｇ ａ Ａ ｓコレクタ層３、厚さ３００人の
Ｂｅドープ（４ＸＩＯ”／３３） Ｇ ａ Ａ ｓベー
ス層４、厚さ３０人のアンドープＩ ｎ、、ｉＧ ａａ
、ｓＡｓエツチング停止層５、厚さ１０００人のＳｉド
ープ（５Ｘｌ０１７／ｃｍ”） Ａａ、、、Ｇ ａ６．
７Ａ ｓエミッタ層６、厚さ１０００人のＳｉドープ（
５ＸＩＯ”／ａｎ３）ＧａＡｓキャップ層７を順次エピ
タキシャル結晶成長させる。なお、キャップ層７は後で
電極９を付けたときの接触抵抗を減らすために設けるも
のである。なお、エツチング停止層の厚さは、この層に
転位が発生する臨界膜厚以内にする。
次に、通常のホトリソグラフィーおよび反応性イオンエ
ツチング法によってＡａ、、、 Ｇ ａ Ｏ，ｔ Ａ
Ｓエミッタ層６、ＧａＡｓキャップ層７を第２図（ｂ）
に示すように、選択的にエツチング除去してエツチング
停止層５を露出する。このときのエツチング速度比は、
１ ： １００以上である。次いで、ＡｕＧｅ合金から
なるエミッタ電極９を被着する（電極９を選択的に設け
た後で、該電極９をマスクに層６．７を自己整合的にド
ライエツチングしてもよい、） 次に、第２図（Ｑ）に示すように、層２〜５を選択的に
エツチングする６次に、エツチング停止層５上にＡ ｕ
Ｚ ｎ合金からなるベース電極１０を被着することに
よって、厚さの極めて薄い（３００人）のベース層４に
対して再現性良く低抵抗な電気的接触を得ることができ
る。しかも、ＩｎＧａＡｓは、ＧａＡｓよりも禁制帯幅
が狭く、オーミック接触を形成し易いという利点もある
。このように。
ツチング法によってＡａ、、、 Ｇ ａ Ｏ，ｔ Ａ
Ｓエミッタ層６、ＧａＡｓキャップ層７を第２図（ｂ）
に示すように、選択的にエツチング除去してエツチング
停止層５を露出する。このときのエツチング速度比は、
１ ： １００以上である。次いで、ＡｕＧｅ合金から
なるエミッタ電極９を被着する（電極９を選択的に設け
た後で、該電極９をマスクに層６．７を自己整合的にド
ライエツチングしてもよい、） 次に、第２図（Ｑ）に示すように、層２〜５を選択的に
エツチングする６次に、エツチング停止層５上にＡ ｕ
Ｚ ｎ合金からなるベース電極１０を被着することに
よって、厚さの極めて薄い（３００人）のベース層４に
対して再現性良く低抵抗な電気的接触を得ることができ
る。しかも、ＩｎＧａＡｓは、ＧａＡｓよりも禁制帯幅
が狭く、オーミック接触を形成し易いという利点もある
。このように。
ドライエツチングを用いてエミッタ層をエツチングして
も薄いベース層を残すことができるので、微細寸法のト
ランジスタを作製することができる。
も薄いベース層を残すことができるので、微細寸法のト
ランジスタを作製することができる。
次に１図示はしないが、露出したＧ ａ Ａ ｓサブコ
レラ５層２上にＡｕＧｅ合金からなるコレクタ電極（第
１図の８）を被着する。
レラ５層２上にＡｕＧｅ合金からなるコレクタ電極（第
１図の８）を被着する。
本実施例により、エミッタ寸法０．８． Ｘ １．０−
のトランジスタを作製したところ、３インチウェハ面内
全体で、エミッタ、ベース間ダイオード（符号１ｏ、５
．４．６．７．９で構成される。）の歩留りは、はぼ７
０％程度と、従来技術における１ＯｐＸ１０−寸法のト
ランジスタを作製する場合とほとんど変わらなかった。
のトランジスタを作製したところ、３インチウェハ面内
全体で、エミッタ、ベース間ダイオード（符号１ｏ、５
．４．６．７．９で構成される。）の歩留りは、はぼ７
０％程度と、従来技術における１ＯｐＸ１０−寸法のト
ランジスタを作製する場合とほとんど変わらなかった。
一方、従来のＨＦ溶液を用いたウェットエツチング工程
を用いると、２−Ｘ３．程度のエミッタ寸法で１歩留り
が大面積（１０，Ｘ １０．）の場合の半分程度、０．
８７ｍ Ｘ １゜のトランジスタは動作しなかった。ま
た、ＩｎＧ ａ Ａ ｓ層５を用いない従来構造では、
エツチング量（時間）を制御することによりベース層４
を露出させることを試みた際には、ベース層厚が１００
０Å以上の場合には、本実施例と同様の結果が得られた
が、ベース層厚を６００人、３００人、２００人と薄く
するに従って、エミッタ面積によらず、歩留りは３０％
、８％、０．２％と落ち込んだ。これは結晶成長の際の
膜厚分布とエツチングばらつきの結果、ＡｎＧａＡｓ層
６がエツチングされずに残り（すなわち、アンダーエッ
チ）、オーミック接触の形成を妨げるか、あるいは極め
て薄いベース層がエツチングされてしまい（すなわち、
オーバーエッチ）、上記ダイオードを形成できないため
である０本発明によれば、ベース層厚２００人において
も歩留りは変わらず、エツチング停止層５の効果があっ
た。
を用いると、２−Ｘ３．程度のエミッタ寸法で１歩留り
が大面積（１０，Ｘ １０．）の場合の半分程度、０．
８７ｍ Ｘ １゜のトランジスタは動作しなかった。ま
た、ＩｎＧ ａ Ａ ｓ層５を用いない従来構造では、
エツチング量（時間）を制御することによりベース層４
を露出させることを試みた際には、ベース層厚が１００
０Å以上の場合には、本実施例と同様の結果が得られた
が、ベース層厚を６００人、３００人、２００人と薄く
するに従って、エミッタ面積によらず、歩留りは３０％
、８％、０．２％と落ち込んだ。これは結晶成長の際の
膜厚分布とエツチングばらつきの結果、ＡｎＧａＡｓ層
６がエツチングされずに残り（すなわち、アンダーエッ
チ）、オーミック接触の形成を妨げるか、あるいは極め
て薄いベース層がエツチングされてしまい（すなわち、
オーバーエッチ）、上記ダイオードを形成できないため
である０本発明によれば、ベース層厚２００人において
も歩留りは変わらず、エツチング停止層５の効果があっ
た。
さて、第１図に示したトランジスタの高周波測定の結果
、遮断周波数ｆＴは６５Ｇ）ｔｚ、最大発振周波数ｆ□
８は４２ＧＩ（ｚが得られた。これらの値は、ベース層
厚１０００人、エツチング停止Ｉ ｎＧａＡｓ層無しの
従来のトランジスタのｆＴ＝４０ＧＨｚ、ｆ ｒｍ−Ｘ
＝ ２５ Ｇ Ｈｚに比べて５割程度向上している。
、遮断周波数ｆＴは６５Ｇ）ｔｚ、最大発振周波数ｆ□
８は４２ＧＩ（ｚが得られた。これらの値は、ベース層
厚１０００人、エツチング停止Ｉ ｎＧａＡｓ層無しの
従来のトランジスタのｆＴ＝４０ＧＨｚ、ｆ ｒｍ−Ｘ
＝ ２５ Ｇ Ｈｚに比べて５割程度向上している。
これは、Ｉ ｎＧａＡｓ層を形成したことによるベース
接触抵抗の低減、およびベース層厚の減少によるベース
走行時間の短縮による効果である。
接触抵抗の低減、およびベース層厚の減少によるベース
走行時間の短縮による効果である。
実施例 ２
第３図は、本発明の第２の実施例の断面図、第４図（ａ
）〜（ｃ）は、その製造工程断面図である。
）〜（ｃ）は、その製造工程断面図である。
図において、１０１は半絶縁性ＧａＡｓ基板、１０２は
高純度Ｎ型Ｇ ａ Ａ ｓバラフッ層、１０３はＮ型Ｇ
ａＡｓチャネル層、１０４はアンドープＩ ｎ、、ＩＧ
ａ口、、Ａｓエツチング停止層、１０５はアンドープあ
るいはＮ型Ａｌｌ、、、 Ｇ ａ 、、、 Ａ ｓゲー
ト層、１０６はゲート電極、１０７はソース電極。
高純度Ｎ型Ｇ ａ Ａ ｓバラフッ層、１０３はＮ型Ｇ
ａＡｓチャネル層、１０４はアンドープＩ ｎ、、ＩＧ
ａ口、、Ａｓエツチング停止層、１０５はアンドープあ
るいはＮ型Ａｌｌ、、、 Ｇ ａ 、、、 Ａ ｓゲー
ト層、１０６はゲート電極、１０７はソース電極。
１０８はドレイン電極である。
次に、第３図の半導体装置の製造方法について第４図（
ａ）〜（ｃ）を用いて説明する。
ａ）〜（ｃ）を用いて説明する。
まず、半絶縁性ＧａＡｓ基板１上に１分子線エピタキシ
法あるいは有機金属化学気相堆積法により、厚さ１００
０人の高純度（Ｓｉ濃度ｌＸｌ０”／ａｓ’） Ｇ ａ
Ａ ｓバラフッ層１０２、厚さ２００人でＳｉ濃度２
Ｘ １０” ／ ａｍ３のＧ ａ Ａ ｓチャネル層
１０３、厚さ２０人のアンドープＩ ｎｏ’、□Ｇ ａ
、、４Ａｓ工ツチング停止層１０４、厚さ２００人でＳ
ｉ濃度２ Ｘ １０” ／ ａｍ”あるいはそれ以下の
４塁。、。
法あるいは有機金属化学気相堆積法により、厚さ１００
０人の高純度（Ｓｉ濃度ｌＸｌ０”／ａｓ’） Ｇ ａ
Ａ ｓバラフッ層１０２、厚さ２００人でＳｉ濃度２
Ｘ １０” ／ ａｍ３のＧ ａ Ａ ｓチャネル層
１０３、厚さ２０人のアンドープＩ ｎｏ’、□Ｇ ａ
、、４Ａｓ工ツチング停止層１０４、厚さ２００人でＳ
ｉ濃度２ Ｘ １０” ／ ａｍ”あるいはそれ以下の
４塁。、。
Ｇａｇ、７Ａｓゲ一ト層１０５を積層する（ａ）。
次に、ゲート領域となる部分を通常のホトリソグラフィ
ーを用いてホトレジスト膜（図示せず）により保護した
後に、ＣＥ１２ガスを用いた反応性イオンエツチングに
よりエツチングし、エツチング停止層１０４を露出させ
る。このとき、Ｉｎを含むエツチング停止層１０４とＡ
ｌｌ Ｇ ａ Ａ ｓグー８層１０５とのエツチング速
度比は、１：５００以上である。（ｂ）。
ーを用いてホトレジスト膜（図示せず）により保護した
後に、ＣＥ１２ガスを用いた反応性イオンエツチングに
よりエツチングし、エツチング停止層１０４を露出させ
る。このとき、Ｉｎを含むエツチング停止層１０４とＡ
ｌｌ Ｇ ａ Ａ ｓグー８層１０５とのエツチング速
度比は、１：５００以上である。（ｂ）。
次に、ゲート電極、ソース電極、ドレイン電極を被着し
、それぞれ通常のホトリソグラフィーにより加工し、（
Ｃ）に示す素子を得る。なお、ゲート領域の加工につい
ては、先にゲート電極を形成し、このゲート電極をマス
クとして自己整合的にドライエツチング加工することも
勿論可能である。
、それぞれ通常のホトリソグラフィーにより加工し、（
Ｃ）に示す素子を得る。なお、ゲート領域の加工につい
ては、先にゲート電極を形成し、このゲート電極をマス
クとして自己整合的にドライエツチング加工することも
勿論可能である。
このようにして作製したトランジスタは、ゲート長０．
５．、ソース・ゲート間距離１ｐの素子において、ソー
ス抵抗０．５Ω・閣、相互コンダクタンスｇｍ＝５５０
ｍｓ／ｍが得られた。
５．、ソース・ゲート間距離１ｐの素子において、ソー
ス抵抗０．５Ω・閣、相互コンダクタンスｇｍ＝５５０
ｍｓ／ｍが得られた。
なお１選択エツチングを用いない従来の場合は、第６図
に示すように、ソース・ドレイン電極１０７．１０８下
にＮ型不純物をイオン打ち込みし、高温（７５０℃以上
）で熱処理して電極領域（ソース・ドレイン領域）１１
３を形成するが、この場合には、電極１０７．１０８と
チャネル層１０３との間にＡｆｉＧａＡｓ層１０５が存
在するために、接触抵抗が増加し、ソース抵抗は１Ω・
ｍ以下にはならない、また、ウェットエツチングによる
選択エッチでは、０．７−以下のゲート長については加
工不可能である。
に示すように、ソース・ドレイン電極１０７．１０８下
にＮ型不純物をイオン打ち込みし、高温（７５０℃以上
）で熱処理して電極領域（ソース・ドレイン領域）１１
３を形成するが、この場合には、電極１０７．１０８と
チャネル層１０３との間にＡｆｉＧａＡｓ層１０５が存
在するために、接触抵抗が増加し、ソース抵抗は１Ω・
ｍ以下にはならない、また、ウェットエツチングによる
選択エッチでは、０．７−以下のゲート長については加
工不可能である。
実施例 ３
第５図は、本発明の第３の実施例の半導体装置の断面図
である。
である。
第２の実施例において、ゲート電極１０９をマスクとし
てゲート層１０５を反応性ドライエツチングによって自
己整合的に加工し、エツチング停止層１０４を露出させ
る。次に、この上に絶縁膜を形成した後、異方性エツチ
ングを行うことにより、ゲート部分（ゲート電極１０９
およびゲート層１０５）に絶縁膜側壁１１０を形成する
。この絶縁膜側壁１１０の材料としては、酸化珪素、窒
化珪素、窒化アルミニウム等を用いることができる０次
に、ソース・ドレイン電極領域にＳｉドープ（Ｉ ＸＩ
Ｏ” 〜５ ＸＩＯ”／ｃｍ’） Ｇ ａ Ａ ｓ層１
１１．１１２を選択的に結晶成長させる。以下、ＧａＡ
ｓ層１１１，１１２上に、上記第２の実施例と同様にソ
ース・ドレイン電極（図示省略）を形成してＭＯＳＦＥ
Ｔを得る。この場合、ソース・ゲート間距離は実質的に
絶縁膜側壁１１００幅で決まり、最小０．１．程度まで
縮小できる。このため、ソース抵抗は０．１Ω・閣まで
低下する。
てゲート層１０５を反応性ドライエツチングによって自
己整合的に加工し、エツチング停止層１０４を露出させ
る。次に、この上に絶縁膜を形成した後、異方性エツチ
ングを行うことにより、ゲート部分（ゲート電極１０９
およびゲート層１０５）に絶縁膜側壁１１０を形成する
。この絶縁膜側壁１１０の材料としては、酸化珪素、窒
化珪素、窒化アルミニウム等を用いることができる０次
に、ソース・ドレイン電極領域にＳｉドープ（Ｉ ＸＩ
Ｏ” 〜５ ＸＩＯ”／ｃｍ’） Ｇ ａ Ａ ｓ層１
１１．１１２を選択的に結晶成長させる。以下、ＧａＡ
ｓ層１１１，１１２上に、上記第２の実施例と同様にソ
ース・ドレイン電極（図示省略）を形成してＭＯＳＦＥ
Ｔを得る。この場合、ソース・ゲート間距離は実質的に
絶縁膜側壁１１００幅で決まり、最小０．１．程度まで
縮小できる。このため、ソース抵抗は０．１Ω・閣まで
低下する。
以上、Ｇ ａ Ａ Ｓ ／ Ｍ Ｇ ａ Ａ ｓ系につ
いてのみ述ベたが、他にも例えば、ＧａＳｂ、ＡｆｌＳ
ｂ、あるいはＧａＰ等Ｉｎを含まない■−■族化合物半
導体中に、Ｉｎを含む層を挿入すれば、エツチング停止
層として機能するので、ＦＥＴ、バイポーラトランジス
タ等が作製可能である。また、上記実施例における膜厚
等も一例であり、通常のトランジスタとして高速動作に
適した範囲で自由に選び得ることは言うまでもない。ま
た、Ｉｎを含む層中のＩｎ組成は、■族原子総数の５％
以上あれば十分なエツチング選択比をとることが可能で
ある。
いてのみ述ベたが、他にも例えば、ＧａＳｂ、ＡｆｌＳ
ｂ、あるいはＧａＰ等Ｉｎを含まない■−■族化合物半
導体中に、Ｉｎを含む層を挿入すれば、エツチング停止
層として機能するので、ＦＥＴ、バイポーラトランジス
タ等が作製可能である。また、上記実施例における膜厚
等も一例であり、通常のトランジスタとして高速動作に
適した範囲で自由に選び得ることは言うまでもない。ま
た、Ｉｎを含む層中のＩｎ組成は、■族原子総数の５％
以上あれば十分なエツチング選択比をとることが可能で
ある。
しかし、Ｉｎ組成を増加させると格子定数が変わるため
、それを補償する様に■もしくは■族元素の組成を変え
るか、あるいは格子不整により転位等の欠陥が発生する
臨界膜厚以下に選ぶ必要がある。
、それを補償する様に■もしくは■族元素の組成を変え
るか、あるいは格子不整により転位等の欠陥が発生する
臨界膜厚以下に選ぶ必要がある。
以上説明したように、本発明によれば１ｍ−ｖ族化合物
から成る薄膜の表面を容易に制御性良く露出させること
ができるので、キャリアの走行時間を短縮し、直列抵抗
が低減できる効果がある。
から成る薄膜の表面を容易に制御性良く露出させること
ができるので、キャリアの走行時間を短縮し、直列抵抗
が低減できる効果がある。
第１図は、本発明の第１の実施例のバイポーラトランジ
スタの断面図、第２図（ａ）〜（Ｃ）は、第１図のバイ
ポーラトランジスタの製造工程断面図、第３図は、本発
明の第２の実施例のＭＯＳＦＥＴの断面図、第４図（ａ
） 〜（ｃ）は、第３図のＭＯＳＦＥＴの製造工程断面
図、第５図は、本発明の第３の実施例のＭＯＳＦＥＴの
断面図、第６図は、従来のＭＯＳＦＥＴの一例の断面図
である。 １・・・半絶縁性ＧａＡｓ基板 ２・・・Ｎ型Ｇ ａ Ａ ｓサブコレクタ層３・・・Ｎ
型Ｇ ａ Ａ ｓコレクタ層４・・・Ｐ型ＧａＡｓベー
ス層 ５・・・アンドープＩ ｎｏ、、Ｇ ａｏ、、Ａ ｓエ
ツチング停止層 ６ ・Ｎ型Ａ１１＠、３Ｇ ａｌ）、ｙＡ ８工ミツタ
層７・・・Ｎ型ＧａＡｓキャップ層 ８・・・コレクタ電極 ９・・・エミッタ電極 １０・・・ベース電極 １０１・・・半絶縁性ＧａＡｓ基板 １０２・・・高純度Ｎ型Ｇ ａ Ａ ｓバラフッ層１０
３・・・Ｎ型ＧａＡｓチャネル層 １０４ ・・・アンドープＩ ｎｏ、１Ｇａ、、、、Ａ
ｓエツチング停止層 １０５−・・ 型Ａ１１（、、、Ｇ ａ １１．？
Ａ ｓゲート層１０６・・・ゲート電極 １０７・・・ソース電極 １０８・・・ドレイン電極 １０９・・・ゲート電極 １１０・・・絶縁膜側壁 １１１．１１２−Ｎ型Ｇ ａ Ａ ｓ層１１３・・・ソ
ース・ドレイン領域
スタの断面図、第２図（ａ）〜（Ｃ）は、第１図のバイ
ポーラトランジスタの製造工程断面図、第３図は、本発
明の第２の実施例のＭＯＳＦＥＴの断面図、第４図（ａ
） 〜（ｃ）は、第３図のＭＯＳＦＥＴの製造工程断面
図、第５図は、本発明の第３の実施例のＭＯＳＦＥＴの
断面図、第６図は、従来のＭＯＳＦＥＴの一例の断面図
である。 １・・・半絶縁性ＧａＡｓ基板 ２・・・Ｎ型Ｇ ａ Ａ ｓサブコレクタ層３・・・Ｎ
型Ｇ ａ Ａ ｓコレクタ層４・・・Ｐ型ＧａＡｓベー
ス層 ５・・・アンドープＩ ｎｏ、、Ｇ ａｏ、、Ａ ｓエ
ツチング停止層 ６ ・Ｎ型Ａ１１＠、３Ｇ ａｌ）、ｙＡ ８工ミツタ
層７・・・Ｎ型ＧａＡｓキャップ層 ８・・・コレクタ電極 ９・・・エミッタ電極 １０・・・ベース電極 １０１・・・半絶縁性ＧａＡｓ基板 １０２・・・高純度Ｎ型Ｇ ａ Ａ ｓバラフッ層１０
３・・・Ｎ型ＧａＡｓチャネル層 １０４ ・・・アンドープＩ ｎｏ、１Ｇａ、、、、Ａ
ｓエツチング停止層 １０５−・・ 型Ａ１１（、、、Ｇ ａ １１．？
Ａ ｓゲート層１０６・・・ゲート電極 １０７・・・ソース電極 １０８・・・ドレイン電極 １０９・・・ゲート電極 １１０・・・絶縁膜側壁 １１１．１１２−Ｎ型Ｇ ａ Ａ ｓ層１１３・・・ソ
ース・ドレイン領域
Claims (1)
- 【特許請求の範囲】 １、ハロゲン元素を成分元素として含む気体を用いた反
応性ドライエッチングにより、Ｉｎを含むエッチング停
止層を露出する工程を含むことを特徴とする半導体装置
の製造方法。 ２、特許請求の範囲第１項において、上記エッチング停
止層が、III−Ｖ族化合物半導体からなり、上記Ｉｎの
組成が上記III族元素の約５％以上であることを特徴と
する半導体装置の製造方法。 ３、基板上にそれぞれIII−Ｖ族化合物半導体層からな
るコレクタ層、ベース層、エミッタ層が順次積層され、
上記エミッタ層は上記ベース層とは異なる種類の半導体
からなり上記ベース層とヘテロ接合を形成し、かつ、エ
ッチングによりパターニングされて上記ベース層上の一
部に形成されているヘテロ接合バイポーラトランジスタ
を有する半導体装置において、少なくとも上記ベース層
と上記エミッタ層との間にＩｎを含む反応性ドライエッ
チング停止層が介在されていることを特徴とする半導体
装置。 ４、基板上にそれぞれIII−Ｖ族化合物半導体層からな
るチャネル層、ゲート層が順次積層され、上記ゲート層
は上記チャネル層とは異なる種類の半導体からなり、か
つ、エッチングによりパターニングされて上記チャネル
層上の一部に形成されている電界効果トランジスタを有
する半導体装置において、少なくとも上記ゲート層と上
記チャネル層との間にＩｎを含む反応性ドライエッチン
グ停止層が介在されていることを特徴とする半導体装置
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074577A JPH01248524A (ja) | 1988-03-30 | 1988-03-30 | 半導体装置とその製造方法 |
| GB8907074A GB2217108A (en) | 1988-03-30 | 1989-03-29 | Semiconductor device etching using indium containing etch stop |
| FR8904149A FR2629638A1 (fr) | 1988-03-30 | 1989-04-07 | Procede de fabrication d'un dispositif a semiconducteur contenant une etape de gravure et transistors ainsi obtenus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074577A JPH01248524A (ja) | 1988-03-30 | 1988-03-30 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248524A true JPH01248524A (ja) | 1989-10-04 |
Family
ID=13551174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074577A Pending JPH01248524A (ja) | 1988-03-30 | 1988-03-30 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH01248524A (ja) |
| FR (1) | FR2629638A1 (ja) |
| GB (1) | GB2217108A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142927A (ja) * | 1989-10-30 | 1991-06-18 | Matsushita Electric Ind Co Ltd | エッチング方法 |
| JPH04101429A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH04211132A (ja) * | 1990-02-19 | 1992-08-03 | Nec Corp | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JP2000332233A (ja) * | 1999-05-19 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521468A (ja) * | 1991-07-17 | 1993-01-29 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4405406A (en) * | 1980-07-24 | 1983-09-20 | Sperry Corporation | Plasma etching process and apparatus |
| US4648937A (en) * | 1985-10-30 | 1987-03-10 | International Business Machines Corporation | Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer |
| US5086011A (en) * | 1987-01-27 | 1992-02-04 | Advanced Micro Devices, Inc. | Process for producing thin single crystal silicon islands on insulator |
-
1988
- 1988-03-30 JP JP63074577A patent/JPH01248524A/ja active Pending
-
1989
- 1989-03-29 GB GB8907074A patent/GB2217108A/en not_active Withdrawn
- 1989-04-07 FR FR8904149A patent/FR2629638A1/fr active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142927A (ja) * | 1989-10-30 | 1991-06-18 | Matsushita Electric Ind Co Ltd | エッチング方法 |
| JPH04211132A (ja) * | 1990-02-19 | 1992-08-03 | Nec Corp | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH04101429A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JP2000332233A (ja) * | 1999-05-19 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8907074D0 (en) | 1989-05-10 |
| FR2629638A1 (fr) | 1989-10-06 |
| GB2217108A (en) | 1989-10-18 |
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