JPH04101429A - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタおよびその製造方法Info
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- JPH04101429A JPH04101429A JP2219243A JP21924390A JPH04101429A JP H04101429 A JPH04101429 A JP H04101429A JP 2219243 A JP2219243 A JP 2219243A JP 21924390 A JP21924390 A JP 21924390A JP H04101429 A JPH04101429 A JP H04101429A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はへテロ接合バイポーラトランジスタに関する。
従来の技術
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は高い電
流駆動能力とすぐれた高周波特性を合わせ持つ次世代の
超高速デバイスとして注目されている。
流駆動能力とすぐれた高周波特性を合わせ持つ次世代の
超高速デバイスとして注目されている。
ところで一般にヘテロ接合バイポーラトランジスタの遮
断周波数（Ｆｔ）は次式で表わせる。
断周波数（Ｆｔ）は次式で表わせる。
Ｆｔ＝１／２ｙｒ ｒ ｅｃ
ｒ ｅｃ＝ｚｒ ｅ士ｒ ｂ＋τ Ｃ十τ ＣＣ
τｅはエミッタ空乏層充電時腓 τｂはベース領域での
少数キャリア走行時器 τＣはコレクタ空乏層のキャリ
ア走行時阻 τｃｃはコレクタ空乏層充電時間である。
τｅはエミッタ空乏層充電時腓 τｂはベース領域での
少数キャリア走行時器 τＣはコレクタ空乏層のキャリ
ア走行時阻 τｃｃはコレクタ空乏層充電時間である。
最近は製造技術の進歩により寄生容量や寄生抵抗の低減
が可能になり、遮断周波数を決定する重要な要因である
ベース領域での少数キャリア走行時間の短縮が大きな課
題である。また少なくともＡ ｌＧａＡｓ層からなるエ
ミツ久 ＧａＡｓ層からなるベースで構成されるＨＢＴ
については表面に露出した外部ベース領域のＧａＡｓ表
面でフェルミレベルが強くピンニングされるため表面再
結合速度が速く、エミッタ部の面積を微細すると急激に
電流利得が低下するという大きな問題を抱えている。
が可能になり、遮断周波数を決定する重要な要因である
ベース領域での少数キャリア走行時間の短縮が大きな課
題である。また少なくともＡ ｌＧａＡｓ層からなるエ
ミツ久 ＧａＡｓ層からなるベースで構成されるＨＢＴ
については表面に露出した外部ベース領域のＧａＡｓ表
面でフェルミレベルが強くピンニングされるため表面再
結合速度が速く、エミッタ部の面積を微細すると急激に
電流利得が低下するという大きな問題を抱えている。
第３図は第１の従来例のへテロ接合ノくイボーラトラン
ジスタの素子断面図である。半絶縁性ＧａＡｓ基板１上
に高濃度ｎ型ＧａＡｓからなるコレクタコンタクト層２
、ｎ型ＧａＡｓからなるコレクタ層３、高濃度ｐ型Ｇａ
Ａｓからなるベース層４、さらにｎ型ＡｌＧａＡｓから
なるエミッタ層５を順次形成した構造である。ベース電
極を形成するために 硫酸と過酸化水素の水溶液等によ
るウエットエ・ンチングや塩素系ガスによるドライエツ
チングによりエミ・ツタ層３の一部を除去し 外部ベー
ス領域を形成する力丈該エツチング液（またはガス）は
ＧａＡｓ層又はＡ ｌＧａＡｓ層に対して選択性がなく
、その工程がエツチング時間制御により行なわれるたぺ
外部ベース領域を少なくとも数十ｎｍ程度過剰にエツ
チングする。
ジスタの素子断面図である。半絶縁性ＧａＡｓ基板１上
に高濃度ｎ型ＧａＡｓからなるコレクタコンタクト層２
、ｎ型ＧａＡｓからなるコレクタ層３、高濃度ｐ型Ｇａ
Ａｓからなるベース層４、さらにｎ型ＡｌＧａＡｓから
なるエミッタ層５を順次形成した構造である。ベース電
極を形成するために 硫酸と過酸化水素の水溶液等によ
るウエットエ・ンチングや塩素系ガスによるドライエツ
チングによりエミ・ツタ層３の一部を除去し 外部ベー
ス領域を形成する力丈該エツチング液（またはガス）は
ＧａＡｓ層又はＡ ｌＧａＡｓ層に対して選択性がなく
、その工程がエツチング時間制御により行なわれるたぺ
外部ベース領域を少なくとも数十ｎｍ程度過剰にエツ
チングする。
エツチングレート等の製造工程バラツキ要因を考慮する
と、実用レベルではベース幅は１１００ｎ程度が限界と
思われる。ベース幅１１００ｎとしてベース領域での電
子走行時間は１．０〜１．５ｐｓｅｃで、遮断周波数を
決定する要因の１７３以上の比重をしム 高周波特性の
改善を妨げている。またエミッタ層５からベース層４に
注入した電子の一部は外部ベース領域に移動Ｌ Ｇａ
Ａｓ表面でのフェルミレベルの強いピンニングのために
生じた空乏層内で再結合するために エミッタ幅（Ｗｅ
）を微細化すると再結合電流により電流利得が劣化する
問題を抱えている。第１の課題であるベース層の薄膜化
による電子走行時間の短縮化を実現するために以下に述
べる第２のＨＢＴが提案されている。第４図Ａ、第４図
Ｂは第２の従来例のコレクタトップ型Ｉ（ＢＴの素子断
面図バンド構造をそれぞれ示す図でミ 半絶縁性ＧａＡ
ｓ基板１上に高濃度ｎ型ＧａＡｓからなるエミッタコン
タクト層６、 ｎ型ＡｌＧａＡｓからなるエミッタ層５
、高濃度ｐ型ＧａＡｓからなるベース層４、高濃度ｐ型
Ｉｎｓ、２Ｇａ＠、ｓＡｓからなるエツチングストッパ
ー層４戊ｎ型ＧａＡｓからなるコレクタ層３、コレクタ
コンタクト層２を順次積層させた構造を取っている。
９は絶縁膜測置１０はベース電極 １１はコレクタ電極
７は分離傾板 ８はエミッタ電極である。 ５Ｃは高
抵抗層であるプロトン注入層である。工・ノチングガス
５ｉＣＬａを用いたりアクティブイオンエ・ンチング（
ＲＩＥ）によりコレクタ層３、コレクタコンタクト層２
のみエツチングしてＩｎ１１２０ａ１１．ｓＡｓ工・ノ
チングストッパー層４ａを選択的に露出する。また第４
図Ｂに示した様にベース内でｌＴｌ５ 、２Ｇａ１１．
ｓＡｓの伝導帯バンドエネルギーはＧａＡｓの伝導帯
ノくンドエネルギーより低いためにベースに注入された
電子はＩｎ５．２Ｇａ１１．ａＡｓ伝導帯バンド内に入
り込む力（コレクタ側に生じた障壁は非常に薄いために
コレクタに’ｆｆ１ｌｌ達できる。第２の課題である外
部ベース領域での表面再結合電流による電流利得の低下
を改善するために以下に述べる第３のＨＢＴが提案され
ている。
と、実用レベルではベース幅は１１００ｎ程度が限界と
思われる。ベース幅１１００ｎとしてベース領域での電
子走行時間は１．０〜１．５ｐｓｅｃで、遮断周波数を
決定する要因の１７３以上の比重をしム 高周波特性の
改善を妨げている。またエミッタ層５からベース層４に
注入した電子の一部は外部ベース領域に移動Ｌ Ｇａ
Ａｓ表面でのフェルミレベルの強いピンニングのために
生じた空乏層内で再結合するために エミッタ幅（Ｗｅ
）を微細化すると再結合電流により電流利得が劣化する
問題を抱えている。第１の課題であるベース層の薄膜化
による電子走行時間の短縮化を実現するために以下に述
べる第２のＨＢＴが提案されている。第４図Ａ、第４図
Ｂは第２の従来例のコレクタトップ型Ｉ（ＢＴの素子断
面図バンド構造をそれぞれ示す図でミ 半絶縁性ＧａＡ
ｓ基板１上に高濃度ｎ型ＧａＡｓからなるエミッタコン
タクト層６、 ｎ型ＡｌＧａＡｓからなるエミッタ層５
、高濃度ｐ型ＧａＡｓからなるベース層４、高濃度ｐ型
Ｉｎｓ、２Ｇａ＠、ｓＡｓからなるエツチングストッパ
ー層４戊ｎ型ＧａＡｓからなるコレクタ層３、コレクタ
コンタクト層２を順次積層させた構造を取っている。
９は絶縁膜測置１０はベース電極 １１はコレクタ電極
７は分離傾板 ８はエミッタ電極である。 ５Ｃは高
抵抗層であるプロトン注入層である。工・ノチングガス
５ｉＣＬａを用いたりアクティブイオンエ・ンチング（
ＲＩＥ）によりコレクタ層３、コレクタコンタクト層２
のみエツチングしてＩｎ１１２０ａ１１．ｓＡｓ工・ノ
チングストッパー層４ａを選択的に露出する。また第４
図Ｂに示した様にベース内でｌＴｌ５ 、２Ｇａ１１．
ｓＡｓの伝導帯バンドエネルギーはＧａＡｓの伝導帯
ノくンドエネルギーより低いためにベースに注入された
電子はＩｎ５．２Ｇａ１１．ａＡｓ伝導帯バンド内に入
り込む力（コレクタ側に生じた障壁は非常に薄いために
コレクタに’ｆｆ１ｌｌ達できる。第２の課題である外
部ベース領域での表面再結合電流による電流利得の低下
を改善するために以下に述べる第３のＨＢＴが提案され
ている。
第５図は第３の従来例のへテロ接合）くイポーラトラン
ジスタの素子断面図である。ＡｌＧａＡｓエミッタメサ
５′の周辺に薄いＡｌＧａＡｓ層を残し 外部ベース領
域の保護膜５ｂ’として機能させることにより外部ベー
ス領域における再結合電流の低減を図っている。
ジスタの素子断面図である。ＡｌＧａＡｓエミッタメサ
５′の周辺に薄いＡｌＧａＡｓ層を残し 外部ベース領
域の保護膜５ｂ’として機能させることにより外部ベー
ス領域における再結合電流の低減を図っている。
発明が解決しようとする課題
ところで第２の従来例のコレクタトップ型へテロ接合バ
イポーラトランジスタは エミ・ンタト・ンプ型に比べ
て外部エミッタからの電子の注入を阻止するために外部
エミッタ領域をプロトン注入により高抵抗層を形成する
ような複雑な製造工程を有しており、またｒｎｅ、２Ｇ
ａ１１．ｓＡｓ工・ンチン′スト・ンパー層４ａをエミ
ッタ層とベース層の間に介在させてエミッタトップ型に
適応した場合、ＩＴＩＱ 、 ２Ｇａａ 、 ｅＡｓエ
ツチングストッパー層の伝導帯エネルギーはＧａＡｓベ
ース層の伝導帯エネルギーより低いためベスに注入され
たほとんど電子はＩｎｓ、２Ｇａｓ、ｓＡＳ伝導帯に溜
まって再結合電流となり、コレクタに到達しないという
欠点を有している。また上記第３の従来例のＨＢＴにお
いて（よ 保護膜５ｂ’を完全に空乏化させるためにそ
の膜厚を数＋ｎｍにする必要がある力（エツチングによ
る膜厚制御性が良くないために製造工程が非常に難しい
という欠点を有している。本発明は これらの欠点を改
善するためエミッタ層とベース層間にエツチングストッ
パー層を備え、容易な製造工程により超高速 高電流利
４のへテロ接合バイポーラトランジスタを提供すること
を目的としている。
イポーラトランジスタは エミ・ンタト・ンプ型に比べ
て外部エミッタからの電子の注入を阻止するために外部
エミッタ領域をプロトン注入により高抵抗層を形成する
ような複雑な製造工程を有しており、またｒｎｅ、２Ｇ
ａ１１．ｓＡｓ工・ンチン′スト・ンパー層４ａをエミ
ッタ層とベース層の間に介在させてエミッタトップ型に
適応した場合、ＩＴＩＱ 、 ２Ｇａａ 、 ｅＡｓエ
ツチングストッパー層の伝導帯エネルギーはＧａＡｓベ
ース層の伝導帯エネルギーより低いためベスに注入され
たほとんど電子はＩｎｓ、２Ｇａｓ、ｓＡＳ伝導帯に溜
まって再結合電流となり、コレクタに到達しないという
欠点を有している。また上記第３の従来例のＨＢＴにお
いて（よ 保護膜５ｂ’を完全に空乏化させるためにそ
の膜厚を数＋ｎｍにする必要がある力（エツチングによ
る膜厚制御性が良くないために製造工程が非常に難しい
という欠点を有している。本発明は これらの欠点を改
善するためエミッタ層とベース層間にエツチングストッ
パー層を備え、容易な製造工程により超高速 高電流利
４のへテロ接合バイポーラトランジスタを提供すること
を目的としている。
課題を解決するための手段
この発明は以上の点に鑑みてなされたもので、ＧａＡｓ
基板上に少なくともＧａＡｓからなるコレクタ慰ＧａＡ
ｓ又はＡｌＧａＡｓからなるベース慰ＡｌＧａＡｓから
なルエミッタ層を順次形成されたエピタキシャル層構造
を有し 該エミッタ層と該ベース層の間に伝導帯エネル
ギーがＡｌＧａＡｓ伝導帯エネルギーより低く、またＧ
ａＡｓ伝導帯エネルギーより高く、ＧａＡｓとの伝導帯
のバンド不連続の大きさがＧａＡｓからなるベースに注
入された電子が外部ベース領域界面での再結合を阻止で
きる程度であるようなバンド構造を有するＩｎｘ （Ｇ
ａＪｌ＋ −ｖ ）＋−ｘＡｓ（０＜ ｘ＜ １． Ｏ
＜ ｙ＜ １）層を有し 外部ベース領域を形成するた
めに該エミッタ層を選択的にエツチング除去り、 Ｉ
ｎｘ（ＧａＪｂ−ｙ）１−ｘＡＳのエツチングストッパ
ー層を露出させる工程を有することを特徴とするペテロ
接合バイポーラトランジスタを提供する。
基板上に少なくともＧａＡｓからなるコレクタ慰ＧａＡ
ｓ又はＡｌＧａＡｓからなるベース慰ＡｌＧａＡｓから
なルエミッタ層を順次形成されたエピタキシャル層構造
を有し 該エミッタ層と該ベース層の間に伝導帯エネル
ギーがＡｌＧａＡｓ伝導帯エネルギーより低く、またＧ
ａＡｓ伝導帯エネルギーより高く、ＧａＡｓとの伝導帯
のバンド不連続の大きさがＧａＡｓからなるベースに注
入された電子が外部ベース領域界面での再結合を阻止で
きる程度であるようなバンド構造を有するＩｎｘ （Ｇ
ａＪｌ＋ −ｖ ）＋−ｘＡｓ（０＜ ｘ＜ １． Ｏ
＜ ｙ＜ １）層を有し 外部ベース領域を形成するた
めに該エミッタ層を選択的にエツチング除去り、 Ｉ
ｎｘ（ＧａＪｂ−ｙ）１−ｘＡＳのエツチングストッパ
ー層を露出させる工程を有することを特徴とするペテロ
接合バイポーラトランジスタを提供する。
作用
上記したエミッタ層とベース層間にエツチングストッパ
ー層を備えたベテロ接合バイポーラトランジスタによる
作用は以下のようになる。エツチングストッパー層を構
成するＩｎｘ（ＧａｕＡｌ＋−ｙ）１−ｘＡｓの伝導帯
エネルギーはＡｌＧａＡｓ伝導帯エネルギーより低く、
ＧａＡｓ伝導帯エネルギーより高いために電子のエミッ
タからベースの注入は妨害されなしＸ。
ー層を備えたベテロ接合バイポーラトランジスタによる
作用は以下のようになる。エツチングストッパー層を構
成するＩｎｘ（ＧａｕＡｌ＋−ｙ）１−ｘＡｓの伝導帯
エネルギーはＡｌＧａＡｓ伝導帯エネルギーより低く、
ＧａＡｓ伝導帯エネルギーより高いために電子のエミッ
タからベースの注入は妨害されなしＸ。
また５ｉＣ１ａエツチングガスを用いたＲＩＥによるエ
ミッタ層の選択的エツチング除去により容易に外部ベー
ス領域を露出できるので、ベース層の薄膜化による高周
波特性の改善を図ることができ、同時にベース層は余分
にエツチングされないので、ベース抵抗の増加も防ぐこ
とができる。またエミッタメサの周辺に一部残したエツ
チングストッパー層は外部ベース領域に移動した電子に
対して障壁となるので、ベース外部領域における再結合
電流を低減でき、高電流利得が得られる。このように本
発明のＨＢＴは製造が容易て 高速性と高電流利得を兼
ね備えているという特徴を備えている。
ミッタ層の選択的エツチング除去により容易に外部ベー
ス領域を露出できるので、ベース層の薄膜化による高周
波特性の改善を図ることができ、同時にベース層は余分
にエツチングされないので、ベース抵抗の増加も防ぐこ
とができる。またエミッタメサの周辺に一部残したエツ
チングストッパー層は外部ベース領域に移動した電子に
対して障壁となるので、ベース外部領域における再結合
電流を低減でき、高電流利得が得られる。このように本
発明のＨＢＴは製造が容易て 高速性と高電流利得を兼
ね備えているという特徴を備えている。
実施例
以下本発明の実施例を記載する。第１図は本発明の一実
施例の主要断面図である。この実施例の構成が第５図に
示した第３の従来例の構成と異なる点（よ 外部ベース
領域の保護膜がＩｎｘ（ＧａｙＡｌ１）＋−ｘＡｓエツ
チングストッパーにより構成されている点である。次に
第１図のへテロ接合バイポーラトランジスタの製造方
法を第２図Ａ−Ｄ図を用いて説明する。半絶縁性のＧａ
Ａｓ基板１上に分子エピタキシーにより５ ｘｌｏ１８
／ＣＭ’のｎ型不純物を含有する厚さ５００ｎｍのｎ型
ＧａＡｓからなるコレクタコンタクト層２、５ ｘｌｏ
１６／ＣＭ’のｎ型不純物を含有する厚さ３００ｎｍの
ｎ型ＧａＡｓからなるコレクタ層３、４ ｘｌ。
施例の主要断面図である。この実施例の構成が第５図に
示した第３の従来例の構成と異なる点（よ 外部ベース
領域の保護膜がＩｎｘ（ＧａｙＡｌ１）＋−ｘＡｓエツ
チングストッパーにより構成されている点である。次に
第１図のへテロ接合バイポーラトランジスタの製造方
法を第２図Ａ−Ｄ図を用いて説明する。半絶縁性のＧａ
Ａｓ基板１上に分子エピタキシーにより５ ｘｌｏ１８
／ＣＭ’のｎ型不純物を含有する厚さ５００ｎｍのｎ型
ＧａＡｓからなるコレクタコンタクト層２、５ ｘｌｏ
１６／ＣＭ’のｎ型不純物を含有する厚さ３００ｎｍの
ｎ型ＧａＡｓからなるコレクタ層３、４ ｘｌ。
１９／ＣＭ３のｐ型不純物を含有する厚さ５０ｎｍのｎ
型ＧａＡｓからなるベース層４、５ ｘｌｏ”７０Ｍ３
のｎ型不純物を含有する厚さ２０ｎｍのｎ型Ｉｎｅ、＋
２（Ａｌｓ、ａｓＧａｆｌ、ｓｖ）θ、 ｅ ｅ Ａｓ
からなるエツチングストッパー層５ａ、 ５ｘ１０”
７０Ｍ３のｎ型不純物を含有する厚さ２００ｎｍのｎ
型Ａ１ｅ、５Ｇａｉ１．ｖＡｓからなるエミッタ層５、
５ ｘｌＯ’ ”７０Ｍ３のｎ型不純物を含有する厚さ
１１００ｎのｎ型ＧａＡｓ。
型ＧａＡｓからなるベース層４、５ ｘｌｏ”７０Ｍ３
のｎ型不純物を含有する厚さ２０ｎｍのｎ型Ｉｎｅ、＋
２（Ａｌｓ、ａｓＧａｆｌ、ｓｖ）θ、 ｅ ｅ Ａｓ
からなるエツチングストッパー層５ａ、 ５ｘ１０”
７０Ｍ３のｎ型不純物を含有する厚さ２００ｎｍのｎ
型Ａ１ｅ、５Ｇａｉ１．ｖＡｓからなるエミッタ層５、
５ ｘｌＯ’ ”７０Ｍ３のｎ型不純物を含有する厚さ
１１００ｎのｎ型ＧａＡｓ。
厚さ３０．ｎｍのｎ型ＩｎｘＧａ＋−ｘＡｓ（０＜ｘ＜
０．５）それがら厚さ１１００ｎのＩｎ９．５Ｇａ１１
．ｅＡｓからなるエミッタコンタクト層６を順次積層し
プロトン注入により素子間分離領域７を形成し そし
てタングステンシリサイド（ＷＳｉｘ）からなるエミッ
タ電極８を形成する。
０．５）それがら厚さ１１００ｎのＩｎ９．５Ｇａ１１
．ｅＡｓからなるエミッタコンタクト層６を順次積層し
プロトン注入により素子間分離領域７を形成し そし
てタングステンシリサイド（ＷＳｉｘ）からなるエミッ
タ電極８を形成する。
上記エミッタ電極８をマスクにしてエツチングガス５ｉ
Ｃ１ｚを用いたＲＩＥによりエミッタコンタクト層６、
エミッタ層５を順次エツチングすると、■ｎＩｌ＋２（
Ａｌｅ：４３Ｇａ１１．５７）ｅ、ｅ８Ａｓからなるエ
ツチングストッパー層５ａを選択的に露出し 制御良く
エミッタメサ５′を形成する（第２図Ａ）。選択エツチ
ングに関してＧａＡｓとＩｒ＋１Ｉ２Ｇａ９．ｅＡｓに
ついて同様な報告がされている（Ａｐｐｌ、 Ｐｈｙ、
Ｌｅｔｔ、 、 １９８７．５１．２２２５）。次に
ＳｉＯ２の成膜後、ＲｒＥによりＳｉＯ２側壁９を形成
しこれをマスクにしてエツチングストッパー層５ａをエ
ツチングして表面保護層５ａ’を形成する（第２図Ｂ）
。
Ｃ１ｚを用いたＲＩＥによりエミッタコンタクト層６、
エミッタ層５を順次エツチングすると、■ｎＩｌ＋２（
Ａｌｅ：４３Ｇａ１１．５７）ｅ、ｅ８Ａｓからなるエ
ツチングストッパー層５ａを選択的に露出し 制御良く
エミッタメサ５′を形成する（第２図Ａ）。選択エツチ
ングに関してＧａＡｓとＩｒ＋１Ｉ２Ｇａ９．ｅＡｓに
ついて同様な報告がされている（Ａｐｐｌ、 Ｐｈｙ、
Ｌｅｔｔ、 、 １９８７．５１．２２２５）。次に
ＳｉＯ２の成膜後、ＲｒＥによりＳｉＯ２側壁９を形成
しこれをマスクにしてエツチングストッパー層５ａをエ
ツチングして表面保護層５ａ’を形成する（第２図Ｂ）
。
ベース電極金属（ＡｕＺｎ）を成膜し レジストによる
ベース領域のパターン形成及び、ＲＩＥによりエミッタ
電極の頭出し後、ベース電極金属の露出部分、及びベー
ス層をイオンミリングでエツチング除去し ベース電極
１（１）ベースメサ４′を形成する（第２図Ｃ）。最後
にＡｕＧｅ／Ｎｉ／Ｔｉ／Ａｕからなるコレクタ電極１
１を形成する（第２図Ｄ）。ＧａＡｓベース層とＩｎｌ
１．＋ａ（ＡＬＱ、ｘａＧａｓ、５ｖ）Ｉｌ、ｅｓＡｓ
エツチングストッパー層の格子不整合は約１％である力
＜ Ｉｎ＋＋、＋２（Ａｌｉ１４ｓＧａｓ、ｓ７）＋
！、ｅａＡｓの膜厚が２０ｎｍと臨界膜厚以下のため転
位は発生せずく 良好な接合となっている。
ベース領域のパターン形成及び、ＲＩＥによりエミッタ
電極の頭出し後、ベース電極金属の露出部分、及びベー
ス層をイオンミリングでエツチング除去し ベース電極
１（１）ベースメサ４′を形成する（第２図Ｃ）。最後
にＡｕＧｅ／Ｎｉ／Ｔｉ／Ａｕからなるコレクタ電極１
１を形成する（第２図Ｄ）。ＧａＡｓベース層とＩｎｌ
１．＋ａ（ＡＬＱ、ｘａＧａｓ、５ｖ）Ｉｌ、ｅｓＡｓ
エツチングストッパー層の格子不整合は約１％である力
＜ Ｉｎ＋＋、＋２（Ａｌｉ１４ｓＧａｓ、ｓ７）＋
！、ｅａＡｓの膜厚が２０ｎｍと臨界膜厚以下のため転
位は発生せずく 良好な接合となっている。
従来の報告によるとＧａＡｓとＩ ｎＡｓの伝導帯の不
連続（△Ｅｃ）、価電子帯の不連続（△Ｅｖ）はそれぞ
れ△Ｅｃ−０，９０ｅＶ、△Ｅｖ＝０．１７ｅＶＸＧａ
ＡｓとＡｌ！１．４ｓＧａｅ、５ｖＡｓの△Ｅｃ、△Ｅ
ｖはそれぞれ０．３５ｅＶ、 ０．２２ｅＶであり、
△Ｅｃが組成に対して直線的に変化すると仮定すると、
ＧａＡｓとＩｎ９．＋ａ（Ａｌｓ、４ｓＧａ１１．５ｖ
）ｓ、ａｅＡｓの△Ｅｃは０．２０ｅＶであり、ＧａＡ
ｓとＡＩＱ３Ｇａｌ］、ｖＡｓの伝導帯の不連続より小
さく、エツチングストッパー層はエミッタからベースへ
の電子の注入を妨げない。またエミッタから注入された
電子の一部が外部ベース領域に移動する力＜、 Ｉｎ
＋＋、＋２（Ａ１ｇ４３Ｇａ１１．６ｖ）ｇ、ｅｅＡｓ
からなる保護層が障壁として働くために外部ベース領域
界面での再結合電流を低減できる。
連続（△Ｅｃ）、価電子帯の不連続（△Ｅｖ）はそれぞ
れ△Ｅｃ−０，９０ｅＶ、△Ｅｖ＝０．１７ｅＶＸＧａ
ＡｓとＡｌ！１．４ｓＧａｅ、５ｖＡｓの△Ｅｃ、△Ｅ
ｖはそれぞれ０．３５ｅＶ、 ０．２２ｅＶであり、
△Ｅｃが組成に対して直線的に変化すると仮定すると、
ＧａＡｓとＩｎ９．＋ａ（Ａｌｓ、４ｓＧａ１１．５ｖ
）ｓ、ａｅＡｓの△Ｅｃは０．２０ｅＶであり、ＧａＡ
ｓとＡＩＱ３Ｇａｌ］、ｖＡｓの伝導帯の不連続より小
さく、エツチングストッパー層はエミッタからベースへ
の電子の注入を妨げない。またエミッタから注入された
電子の一部が外部ベース領域に移動する力＜、 Ｉｎ
＋＋、＋２（Ａ１ｇ４３Ｇａ１１．６ｖ）ｇ、ｅｅＡｓ
からなる保護層が障壁として働くために外部ベース領域
界面での再結合電流を低減できる。
発明の効果
このように本発明により、エミッタ層とベース層間に介
在するエツチングストッパー層の選択エツチングによる
容易な工程により、極薄のベース層を有したＨＢＴを実
現でき、その結果高周波特性を著しく改善できる。Ｉｎ
９．＋２（ＡＩＬ４３ＧａＱ、ｓ？）ｉ、ｅｓＡｓ保護
層による外部ベース層領域界面での再結合電流の低減に
より電流利得を改善できるので、横方向の微細化が可能
となり、高周波特性の改善及び低消費力化が実現できる
。
在するエツチングストッパー層の選択エツチングによる
容易な工程により、極薄のベース層を有したＨＢＴを実
現でき、その結果高周波特性を著しく改善できる。Ｉｎ
９．＋２（ＡＩＬ４３ＧａＱ、ｓ？）ｉ、ｅｓＡｓ保護
層による外部ベース層領域界面での再結合電流の低減に
より電流利得を改善できるので、横方向の微細化が可能
となり、高周波特性の改善及び低消費力化が実現できる
。
第１図は 本発明の実施例であるヘテロ接合バ夕の製造
工程を説明するための工程断面図 第３図（よ 第１の
従来例のへテロ接合バイポーラトランジスタの素子断面
は 第４図〜（よ 第２の従来例のへテロ接合バイポー
ラトランジスタの素子断面図 第４図（Ｂ） ＩＬ、
第２の従来例のへテロ接合バイポーラトランジスタの
エネルギーバンドダイアダラム医 第５図（主 第３の
従来例のへテロ接合バイポーラトランジスタの素子断面
図である。 １・・・・半絶縁性ＧａＡｓ基板、 ２・・・・コレク
タコンタクト層（高濃度ｎ型ＧａＡｓ）、 ３・・・・
コレクタ層（ｎ型ＧａＡｓ）、 ４”・・・・ベースメ
哄 ５・・・・エミッタ層（ｎ型ＡＩＧａＡｓ）、 ５
′・・・・エミッタメサ、 ５ａ・・・・エツチングス
トッパー層（ｎ型Ｉｎ［１，＋２（Ａｌｌ！、４３Ｇａ
Ｑ、５７）９．５ｅＡｓ）、 ５ａ”・・・保護層（ｎ
型ｌＴｌ１１．＋２（Ａｌ１１．４３Ｇａ１１．ｓ７）
！１．ｅｓＡｓ）、 ５Ｃ・・・・プロトン注入胤６・
・・・エミッタコンタクト層（高濃度ｎ型ＧａΔＳ）、
７・・・・素子間分離領域 ８・・・・エミッタ電極
９・・・・側壁１０・・・・ベース電極１１・・・・コ
レクタ電極 代理人の氏名 弁理士 粟野重孝 ほか１名寸 塚 滅 ト ＼
工程を説明するための工程断面図 第３図（よ 第１の
従来例のへテロ接合バイポーラトランジスタの素子断面
は 第４図〜（よ 第２の従来例のへテロ接合バイポー
ラトランジスタの素子断面図 第４図（Ｂ） ＩＬ、
第２の従来例のへテロ接合バイポーラトランジスタの
エネルギーバンドダイアダラム医 第５図（主 第３の
従来例のへテロ接合バイポーラトランジスタの素子断面
図である。 １・・・・半絶縁性ＧａＡｓ基板、 ２・・・・コレク
タコンタクト層（高濃度ｎ型ＧａＡｓ）、 ３・・・・
コレクタ層（ｎ型ＧａＡｓ）、 ４”・・・・ベースメ
哄 ５・・・・エミッタ層（ｎ型ＡＩＧａＡｓ）、 ５
′・・・・エミッタメサ、 ５ａ・・・・エツチングス
トッパー層（ｎ型Ｉｎ［１，＋２（Ａｌｌ！、４３Ｇａ
Ｑ、５７）９．５ｅＡｓ）、 ５ａ”・・・保護層（ｎ
型ｌＴｌ１１．＋２（Ａｌ１１．４３Ｇａ１１．ｓ７）
！１．ｅｓＡｓ）、 ５Ｃ・・・・プロトン注入胤６・
・・・エミッタコンタクト層（高濃度ｎ型ＧａΔＳ）、
７・・・・素子間分離領域 ８・・・・エミッタ電極
９・・・・側壁１０・・・・ベース電極１１・・・・コ
レクタ電極 代理人の氏名 弁理士 粟野重孝 ほか１名寸 塚 滅 ト ＼
Claims (2)
- （１）ＧａＡｓ基板上に少なくともＧａＡｓからなるコ
レクタ層、ＧａＡｓ又はＡｌＧａＡｓからなるベース層
、ＡｌＧａＡｓからなるエミッタ層を順次形成されたエ
ピタキシャル層構造を有し、前記エミッタ層と前記ベー
ス層の間に伝導帯エネルギーがＡｌＧａＡｓ伝導帯エネ
ルギーより低く、またＧａＡｓ伝導帯エネルギーより高
く、ＧａＡｓとの伝導帯のバンド不連続の大きさがＧａ
Ａｓからなるベースに注入された電子が外部ベース領域
での再結合を阻止できる程度であるようなバンド構造を
有するＩｎ＿ｘ（Ｇａ＿ｙＡｌ＿１＿−＿ｙ）＿１＿−
＿ｘＡｓ（０＜ｘ＜１、０＜ｙ＜１）層が介在している
ことを特徴とするヘテロ接合バイポーラトランジスタ。 - （２）ＧａＡｓ基板上に少なくともＧａＡｓからなるコ
レクタ層、ＧａＡｓ又はＡｌＧａＡｓからなるベース層
、（Ｉｎ＿ｘＧａ＿１＿−＿ｘ）＿ｙＡｌ＿１＿−＿ｙ
Ａｓからなるエッチングストッパー層、ＡｌＧａＡｓか
らなるエミッタ層を順次形成する工程と、ベース電極を
形成するために該エミッタ層をエッチング除去し、Ｉｎ
＿ｘ（Ｇａ＿ｙＡｌ＿１＿−＿ｙ）＿１＿−＿ｘＡｓエ
ッチングストッパー層を露出させる工程とを有すること
を特徴とするヘテロ接合バイポーラトランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219243A JP2558937B2 (ja) | 1990-08-20 | 1990-08-20 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219243A JP2558937B2 (ja) | 1990-08-20 | 1990-08-20 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04101429A true JPH04101429A (ja) | 1992-04-02 |
| JP2558937B2 JP2558937B2 (ja) | 1996-11-27 |
Family
ID=16732464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219243A Expired - Lifetime JP2558937B2 (ja) | 1990-08-20 | 1990-08-20 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558937B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001007118A (ja) | 1999-06-22 | 2001-01-12 | Nec Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461018A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Manufacture of semiconductor device |
| JPH01149465A (ja) * | 1987-12-04 | 1989-06-12 | Nec Corp | ヘテロ接合バイポーラトランジスタ |
| JPH01248524A (ja) * | 1988-03-30 | 1989-10-04 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1990
- 1990-08-20 JP JP2219243A patent/JP2558937B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461018A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Manufacture of semiconductor device |
| JPH01149465A (ja) * | 1987-12-04 | 1989-06-12 | Nec Corp | ヘテロ接合バイポーラトランジスタ |
| JPH01248524A (ja) * | 1988-03-30 | 1989-10-04 | Hitachi Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558937B2 (ja) | 1996-11-27 |
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