JPH0125224B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はゲートターンオフサイリスタなどのよ
うな制御電極を備えた圧接構造の半導体装置に関
し、特にその制御電極を所定の圧力にて加圧接触
せしめるようにした制御電極の改良に関するもの
である。

以下、この種の半導体装置としてゲートターン
オフサイリスタの場合を例にとつて説明する。

ゲートターンオフサイリスタはゲート、カソー
ド間に逆電流を流すことによつて主電流を遮断す
ることができるサイリスタであり、最近、このゲ
ートターンオフサイリスタのターンオフ時の電流
集中をさけ、かつ遮断能力を向上させるために、
ゲート逆電流の電流密度分布を均一化することが
必要になつている。

ところで、大容量ゲートターンオフサイリスタ
は通常、ストライプ状のカソード電極とこれをと
り囲むように配置したゲート電極をもつ小容量の
サイリスタを多数個配置した構造となつている
が、ゲート電極の取り出しは比較的面積の広い取
り出し用の電極を設置してこの部分から一括して
外部電極への接続を行うことが常である。この取
り出し部分の配置には、大別して、第１図に示す
ように半導体素子としてのサイリスタエレメント
（ウエハともいう）１の中央にリングゲート部分
１ａを配置する方法、第２図に示すようにサイリ
スタエレメント１の外周にリングゲート部分１ａ
を配置する方法、第３図に示すようにリングゲー
ト部分１ａをサイリスタエレメント１の中間に配
置する方法、第４図に示すようにリングゲート１
ａをサイリスタエレメント１の中央と外周とに複
合させて配置する方法等がある。しかし、電流密
度の均一化という観点からサイリスタエレメント
の大口径の場合には第３図および第４図に示す方
法が好ましい。なお、図中、１ｂおよび１ｃはサ
イリスタエレメント１の一方の同一面上にそれぞ
れ形成されるカソード電極、ゲート電極であつ
て、該面上の４分の１の配置関係を示している。

このようなゲート構造をもつサイリスタでは、
一般にワイヤボンデイングによりサイリスタエレ
メントのゲート電極の外部一括取り出し部分（第
１図乃至第４図の斜線部分）に直接ワイヤ（通
常、Al線）を取り出す方法が用いられている。
第５図ａおよびｂは従来のゲートターンオフサイ
リスタの基本構造を示す全体の分解斜視図および
サイリスタエレメント部分の分解斜視図である。
第５図において、１は第３図に示した中間リング
ゲート構造を有する通常のサイリスタエレメント
であり、これは、例えば第１導電型としてのｎ型
のシリコン基板の両面にそれぞれＰ型（第２導電
型）の半導体領域を形成して３層構造とし、この
一方のＰ型の半導体領域の表面上にカソード領域
となる島状のｎ型の半導体領域を形成する。そし
て、この島状のｎ型の半導体領域の表面上にカソ
ード電極となるメタライズ層を形成するととも
に、前記Ｐ型の半導体領域上にリングゲート部分
となるメタライズ層を形成し、さらに前記Ｐ型の
半導体領域の表面上にアノード電極となるメタラ
イズ層を形成したものである。また、２はボンデ
イングワイヤ、３ａおよび３ｂはサイリスタエレ
メント１を構成するシリコンと近い熱膨張率を有
しかつヒートサイクルによる外部電極と該サイリ
スタエレメント１とのこすり合わせを緩和させる
ための挿入板、４は絶縁管、５はシリコンゴム、
６はサイリスタエレメント１を収容可能な収容部
を有するセラミツク筒７の下面に取付けられた外
部電極としての陽極、８は前記セラミツク筒７の
側面に装着されたゲートパイプ、９は前記セラミ
ツク筒７の上面開口部を閉ぐような突部を有する
外部電極としての陰極である。

次に上記構成の組み立て方法を説明する。ま
ず、サイリスタエレメント１のリングゲート部分
１ａにボンデイングワイヤ２をボンデイングし、
挿入板３ａおよび３ｂを設置して、シリコンゴム
５にてリングゲート部分１ａのボンデイング部分
の埋め込みおよび挿入板３ａ，３ｂの位置決め、
はりつけを行う。しかる後、セラミツク筒７に陽
極６およびゲートパイプ８を設けたセラミツクシ
ールに上記組立てられたサイリスタエレメント１
を挿入する。このとき、ボンデイングワイヤ２に
は絶縁管４を挿入し、ゲートパイプ８に絶縁管４
を挿入したボンデイングワイヤ２を通し、しかる
後陰極９を前記セラミツクシールに挿入すること
により、各陽極６、陰極９をサイリスタエレメン
ト１の両面にそれぞれ接触させて図示しない加圧
機構で加圧して気密封止するものである。

しかし、このような従来のゲートターンオフサ
イリスタでは、組立作業時および組立後のサイリ
スタエレメントの回転によつてボンデイングワイ
ヤ自体やワイヤボンデイング部分に機械的ストレ
スが加わること、また、高周波通電時のワイヤの
共振効果によるストレスによつてワイヤの切断や
ボンデイング部分の離脱の危険性があること、さ
らにはボンデイング時の残留ストレスや前述の組
立時および組立後に加わるストレスによる半導体
素子の特性劣化の問題、ボンデイングワイヤと挿
入板との接触をさけるとともに挿入板の位置決め
のために使用されるシリコンゴム埋込み作業の作
業性が悪いこと等、種々の問題があつた。

本発明は以上の点に鑑み、かかる従来のゲート
ターンオフサイリスタの欠点を解消するためにな
されたもので、半導体素子のメタライズ層からそ
の制御電極を外部に取り出す際に該メタライズ層
の表面に加圧接触する円筒状または中空円筒状
（管状）の導体リードおよびこの導体リードの前
記メタライズ層との接触部を支持する導体リード
支持体とを構成し、前記導体リードをそのメタラ
イズ層に所定の圧力にて加圧接触させることによ
り、導体リードのメタライズ層への接触を良好に
し、かつ組立作業性を向上せしめた半導体装置を
提供するものである。

以下、本発明の実施例を図面に基いて説明す
る。

第６図ａおよびｂ，ｃは本発明の一実施例によ
るゲートターンオフサイリスタの基本構造を示す
全体の分解斜視図およびそのゲートリード部分の
分解斜視図であり、第６図において第５図と同一
または相当部分は同一符号を付してその説明を省
略する。１０は断面が円形を有する線状のゲート
リードであつて、サイリスタエレメント１のリン
グゲート部分１ａに対応して環状（ループ状）に
形成されるとともに一端部が外部に導出されるべ
き長さを有している。１１はアルミナ、四弗化樹
脂などからなる円筒形のゲートリード支持体であ
り、このゲートリード支持体１１の上面には、前
記ゲートリード１０を案内し支持するように該ゲ
ートリード１０の線径に応じた大きさの環状溝部
１１ａが設けられるとともに、この環状溝部１１
ａに１つの導出用穴部１１ｂが設けられる。ま
た、その側面には前記穴部１１ｂに関連して切欠
部１１ｃが設けられている。１２は絶縁ゲート、
１３は波状バネであり、この波状バネ１３は、セ
ラミツク筒７に取付けられる陰極９の内面に前記
ゲートリード支持体１１に対応して設けられた環
状の溝部９ａに挿入されるものとなつている。な
お、前記環状の溝部９ａは組立に際し波状バネ１
３、絶縁シート１２およびゲートリード支持体１
１を順次積層してそれらを保持する。また、挿入
板３ａはゲートリード支持体１１の外壁に、挿入
板３ｂは同じくゲート支持体１１の内壁にそれぞ
れ支持されるように形成されている。

しかして、かかる構成のゲートターンオフサイ
リスタを組立てる場合は、まず、第６図ｂに示す
ようにゲートリード１０の一端をゲートリード支
持体１１の穴部１１ｂを通して該ゲートリード支
持体１１の環状溝部１１ａにゲートリード１０を
はめ込んで支持させ、このゲートリード１０の一
端に絶縁管４を挿入する（第６図ｃ参照）、次い
で、セラミツク筒７に取付けられた陰極９の環状
溝部９ａ内に波状バネ１３を挿入するとともに絶
縁シート１２を挿入し、この絶縁シート１２上に
前記ゲートリード１０および絶縁管４を支持して
なるゲートリード支持体１１を図示の状態にて載
置する。そして、前記ゲートリード１０の一端は
セラミツク筒７に装着されたゲートパイプ８を通
して外部に引出す。しかる後、挿入板３ａおよび
３ｂをそれぞれゲートリード支持体１１の外壁お
よび内壁にはめ込んで該ゲートリード支持体１１
上に支持させ、さらにその上に、サイリスタエレ
メント１のカソード電極およびリングゲート面を
下向きにしてそのリングゲート部分のメタライズ
層が前記ゲートリード支持体１１上のゲートリー
ド１０に接触するように該サイリスタエレメント
１を載置する。最後に、セラミツク筒７内に収容
されたサイリスタエレメント１のアノード電極と
なるメタライズ層に陽極６の突部を接触させて該
陽極６をセラミツク筒７上に載置し、これら陽極
６、陰極９を従来と同様にサイリスタエレメント
１の両面にそれぞれ圧接させて組立てるものであ
る。

このようにして組立てられたゲートターンオフ
サイリスタは、リングゲート部分へのゲートリー
ドの取付けをワイヤボンデイングによることなく
加圧接触により行つているので、ボンデイングに
起因する機械的ストレスやワイヤの切断などの
種々の問題を除去できる。しかも、挿入板３ａお
よび３ｂの位置決めもゲートリード支持体１１に
よつて行えるので、上記した従来のゲートターン
オフサイリスタのように、シリコンゴムによる埋
め込み作業を行う必要がなくなり、作業性も向上
する。また、ゲートリード１０はリングゲート部
分のメタライズ層との接触部がゲートリード支持
体１１で支持されて波状バネ１３の押圧力によつ
て該リングゲート部分の周面にわたつて一様に加
圧接触されることになり、電流分布の均一性が良
くなる。さらには、線状によるゲートリード１０
の周側面を利用して前記リングゲート部分に加圧
接触させるので、ゲートリード１０の加圧に必要
な荷重も最小限に抑えることができる。すなわ
ち、ゲートリード１０の形状を第７図に示すよう
に、リング状にすると、接触面積が大きくなるた
め、ゲート加圧に必要な圧接荷重が大きくなりす
ぎて、実際上外装内部でこの荷重を得ることが不
可能となる。したがつて、本発明によれば、この
ようなゲート加圧に関する問題もすべて解消で
き、安定でかつ高信頼度の構造を容易に得ること
ができる。また、第８図に示すように、ゲートリ
ード１０として管状のものを用い、その形状を環
状にして弾性をもたせることにより、ゲートリー
ド自体の弾性によつて所定のゲート荷重を得るこ
とも可能となり、したがつて、この場合は前述の
波状バネ１３も不要になり、構造がきわめて簡単
になる。

上述ではゲートターンオフサイリスタの場合に
ついて示したが、本発明は、これに限定されるも
のではなく、一般のサイリスタやトランジスタ、
ゲート補助ターンオフサイリスタ等のほとんどの
電力用半導体装置に適用することもできる。ま
た、第３図に示すような中間リングゲート構造の
ものに限らず、第２図のような外周リングゲート
構造のものや第４図のような外周リングゲート構
造とセンターゲート構造との複合したものにも同
様に適用可能である。

以上説明したように本発明によれば、半導体素
子のメタライズ層からその制御電極を外部に取り
出す際に導体リードをワイヤボンデイングにて接
着させることなく加圧接触させるようにしたの
で、このボンデイングに起因する機械的ストレス
やワイヤの切断などの種々の欠点を解消すること
ができるとともに、作業性を向上させることがで
き、したがつて、安定でかつ高信頼度の半導体装
置が得られる効果を奏する。

【図面の簡単な説明】

第１図乃至第４図は大容量ゲートターンオフサ
イリスタのゲート構造を示す素子表面パターン
図、第５図ａおよびｂは従来のゲートターンオフ
サイリスタの基本構造を示す全体の分解斜視図お
よびそのサイリスタエレメント部分の分解斜視
図、第６図ａおよびｂ，ｃは本発明の一実施例に
よるゲートターンオフサイリスタの基本構造を示
す全体の分解斜視図およびそのゲートリード部分
の分解斜視図、第７図および第８図はゲート加圧
方法を示すゲートリード部分の斜視図である。 １……サイリスタエレメント、３ａ，３ｂ……
挿入板、４……絶縁管、６……陽極、７……セラ
ミツク筒、８……ゲートパイプ、９……陰極、１
０……ゲートリード、１１……ゲートリード支持
体、１２……絶縁シート、１３……波状バネ。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも第１の導電型を有する第１の半導
   体領域上にPn接合を形成する第２の半導体領域
   と該第２の半導体領域の表面に互いに所定間隔で
   形成された第１の導電型を有する第３の半導体領
   域とからなる半導体素子を備え、この半導体素子
   の一方の面の前記第２の半導体領域および第３の
   半導体領域上に形成された各々のメタライズ層に
   それぞれ外部電極としての制御電極および第１の
   主電極を接触させるとともに、前記半導体素子の
   他方の面に形成されたメタライズ層に外部電極と
   しての第２の主電極を接触させて前記半導体素子
   を封止してなる圧接構造の半導体装置において、
   前記制御電極は前記第２の半導体領域上のメタラ
   イズ層に接触するように該メタライズ層に対応し
   て形成される線状の導体リードからなり、この導
   体リードの前記メタライズ層との接触部を支持す
   るとともに該導体リードを案内する導体リード支
   持体にて前記導体リードを前記第２の半導体領域
   上のメタライズ層に加圧接触せしめるようにした
   ことを特徴とする半導体装置。 ２ 導体リードはその断面が円形を有しているこ
   とを特徴とする特許請求の範囲第１項記載の半導
   体装置。 ３ 導体リードはその断面が中空の円筒形を有し
   ていることを特徴とする特許請求の範囲第１項記
   載の半導体装置。 ４ 導体リードとメタライズ層とを接触させる加
   圧力として、該導体リードの中空円筒部の弾力を
   利用してなることを特徴とする特許請求の範囲第
   １項記載の半導体装置。 ５ 導体リードとメタライズ層との接触は該導体
   リードの円筒形の周側面においてなされているこ
   とを特徴とする特許請求の範囲第１項記載の半導
   体装置。