JPH01253059A - 並列信号処理方式 - Google Patents
並列信号処理方式Info
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- JPH01253059A JPH01253059A JP63078120A JP7812088A JPH01253059A JP H01253059 A JPH01253059 A JP H01253059A JP 63078120 A JP63078120 A JP 63078120A JP 7812088 A JP7812088 A JP 7812088A JP H01253059 A JPH01253059 A JP H01253059A
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- Japan
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- processor
- bus
- processors
- memory
- signal processing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は人力信号を複数に分割して並列処理したのち、
並列処理された信号を短時間に読みだず１■列１３号処
理方式に関するものである。
並列処理された信号を短時間に読みだず１■列１３号処
理方式に関するものである。
（従来の技術）
画像信号のように大量の情報量を有する信号を高速に処
理する場合には、処理対象の信号を複数に分割し、各々
の分割された信号を並列処理し、処理の終了した信号を
短時間に読みだす並列信号処理方式が有効である。
理する場合には、処理対象の信号を複数に分割し、各々
の分割された信号を並列処理し、処理の終了した信号を
短時間に読みだす並列信号処理方式が有効である。
第３図は従来の並列信号処理方式の構成図である。なお
、以下では分割（分配）された信号を各メモリから読み
だす（回収）場合を中心に説明する。
、以下では分割（分配）された信号を各メモリから読み
だす（回収）場合を中心に説明する。
図に於て、１ （１ａ〜ｉｎ）は複数に分割された信号
を処理する信号処理素子（以下、「プロセッサ」と称す
）、２（２ａ〜２ｎ）はプロセッサ１によって処理され
た信号を蓄積するメモリ、３はアドレス（Ａ）、データ
（Ｂ）及びコントロール線（Ｃ）によりプロセッサ１と
メモリ２とを接続するための内部バス、４は複数のプロ
セッサ１を制御するためのホストプロセッサ、５はホス
トプロセッサ４の制御に基づいて接続すべきプロセッサ
１を順次選択するセレクタ、６はプロセッサｌとメモリ
とから構成されるプロセッサユニットである。ここでは
同一の構成のプロセッサユニットか並列に８個（ｎ＝８
）接続された構成を示している。
を処理する信号処理素子（以下、「プロセッサ」と称す
）、２（２ａ〜２ｎ）はプロセッサ１によって処理され
た信号を蓄積するメモリ、３はアドレス（Ａ）、データ
（Ｂ）及びコントロール線（Ｃ）によりプロセッサ１と
メモリ２とを接続するための内部バス、４は複数のプロ
セッサ１を制御するためのホストプロセッサ、５はホス
トプロセッサ４の制御に基づいて接続すべきプロセッサ
１を順次選択するセレクタ、６はプロセッサｌとメモリ
とから構成されるプロセッサユニットである。ここでは
同一の構成のプロセッサユニットか並列に８個（ｎ＝８
）接続された構成を示している。
各プロセッサユニット６により処理された結果を回収す
るためには、図のように接続された各プロセッサ１のボ
ートをセレクタ５に順次選択した後、ハンドシェイクを
実行できるプロトコルにより必要な信号を各プロセッサ
ユニット６から転送して読み出していた。
るためには、図のように接続された各プロセッサ１のボ
ートをセレクタ５に順次選択した後、ハンドシェイクを
実行できるプロトコルにより必要な信号を各プロセッサ
ユニット６から転送して読み出していた。
（発明が解決しようとする課題）
しかしなから、従来のこの方式による信号転送速度は、
典型的な例でも１．５ＭｂｉＬ／５ｅｃ（７００ｎｓｃ
ｃ）程度しか実現できず、しかも転送元の各プロセッサ
１を順次切り替えるためにかなりの時間を必要とする。
典型的な例でも１．５ＭｂｉＬ／５ｅｃ（７００ｎｓｃ
ｃ）程度しか実現できず、しかも転送元の各プロセッサ
１を順次切り替えるためにかなりの時間を必要とする。
従って、並列接続されるプロセッサ１の個数か増えるに
従って信号処理能力は増加するものの、分配した信号の
回収が実時間で実行できなくなるという問題かあった。
従って信号処理能力は増加するものの、分配した信号の
回収が実時間で実行できなくなるという問題かあった。
また、これをダイレクトメモリアクセス等の方法により
実現することも技術的には可能であるが、並列プロセッ
サユニット６の数が増えるに従って、その制御が非常に
複雑になり、並列信号処理の速度が低下するという問題
があった。
実現することも技術的には可能であるが、並列プロセッ
サユニット６の数が増えるに従って、その制御が非常に
複雑になり、並列信号処理の速度が低下するという問題
があった。
本発明は上述した従来技術の問題点を解決するためにな
されたもので、高速に並列処理が可能な並列信号処理方
式を提供することを目的とする。
されたもので、高速に並列処理が可能な並列信号処理方
式を提供することを目的とする。
（課題を解決するための手段）
本発明の特徴は、複数に分割された信号を処理するプロ
セッサと該プロセッサにより処理された該信号を内部バ
スを介して蓄積するメモリとから構成されるプロセッサ
ユニットと、複数の該プロセッサユニットを制御するホ
ストプロセッサとを有し、該複数のプロセッサユニット
により並列処理された前記信号を該ホストプロセッサで
読み出して処理する並列信号処理方式において、］前前
記プロセラと前記メモリとを接続する第１のバスと、隣
接する前記プロセッサユニット間を接続する第２のバス
と、該第１のバスと該第２のバスとを切り替える第１の
スイッチと、前記第２のバスの方向を切り替える第２の
スイッチとを有し、該第１及び該第２のスイッチを必要
に応じて切り替えることにより前記複数のプロセッサユ
ニットで処理された前記信号を高速に読みだし処理する
ように構成したことにある。
セッサと該プロセッサにより処理された該信号を内部バ
スを介して蓄積するメモリとから構成されるプロセッサ
ユニットと、複数の該プロセッサユニットを制御するホ
ストプロセッサとを有し、該複数のプロセッサユニット
により並列処理された前記信号を該ホストプロセッサで
読み出して処理する並列信号処理方式において、］前前
記プロセラと前記メモリとを接続する第１のバスと、隣
接する前記プロセッサユニット間を接続する第２のバス
と、該第１のバスと該第２のバスとを切り替える第１の
スイッチと、前記第２のバスの方向を切り替える第２の
スイッチとを有し、該第１及び該第２のスイッチを必要
に応じて切り替えることにより前記複数のプロセッサユ
ニットで処理された前記信号を高速に読みだし処理する
ように構成したことにある。
以下に、図面を用いて本発明の詳細な説明するが、説明
を簡単化するためにアドレスとデータとに対して共通バ
スを用いた例をとる。
を簡単化するためにアドレスとデータとに対して共通バ
スを用いた例をとる。
（実施例）
第１図は本発明による並列信号処理方式の構成図であり
、従来と異なる点はプロセッサ１とメモリ２との間にト
ランスペアレントメモリユニット１０を設けて、ホスト
プロセッサ４から一括してａｈのプロセッサユニット６
にアクセスできるようにしたことにある。以下に、本発
明の特徴であるトランスペアレントメモリユニット１０
とメモリ２との関係を中心に説明する。
、従来と異なる点はプロセッサ１とメモリ２との間にト
ランスペアレントメモリユニット１０を設けて、ホスト
プロセッサ４から一括してａｈのプロセッサユニット６
にアクセスできるようにしたことにある。以下に、本発
明の特徴であるトランスペアレントメモリユニット１０
とメモリ２との関係を中心に説明する。
第２図は本発明によるトランスペアレントメモリユニッ
ト１０の構成図であり、１１はメモリ２とプロセッサ１
（図示せず）とを接続する第１のハス（１１ａはアドレ
ス（データ）バス、ｌｌｂはコントロールバス）、１２
は隣接するプロセッサユニット６間を接続するための第
２のバス（１２ａはアドレス（データ）バス、１２ｂは
コントロールバス）、１３及び１４は第１のバスと第２
のハス１２とを切り替えるための例えば３ステートバツ
フアからなる第１のスイッチ（１３ａ及び１４ａはアド
レス（データ）バス用のスイッチ、１３ｂ及び１４ｂは
コントロールバス用のスイッヂ）、１５は第１のスイッ
チのうちスイッチ１３とスイッチ１４とを反転させるた
めの反転回路、１６は第１のアドレスバス１２ａの方向
（方向ＡもしくはＢ）を切り替えるための双方向スイッ
チ（第２のスイッチ）、１７はメモリ２から読み出され
たデータと図示しない他のプロセッサユニット６から読
み打されたデータとの論理和をとるための論理和回路、
１８はメモリ２から読み出されたデータを予め定められ
た時間だけ（クロック信号）保持するためのラッチ回路
である。なお、論理和回路１７として、図ではデータが
通常のバイナリ表現、すなわち正論理で表現される場合
を例にとりＯＲ回路を示しているが、データが逆に負論
理の場合にはＡＮＤ回路を用いればよい。また、説明を
簡単化するために図示されているメモリ２及びトランス
ペアレントメモリユニット１０はｎ番目のうち３番目を
示しているものとする。
ト１０の構成図であり、１１はメモリ２とプロセッサ１
（図示せず）とを接続する第１のハス（１１ａはアドレ
ス（データ）バス、ｌｌｂはコントロールバス）、１２
は隣接するプロセッサユニット６間を接続するための第
２のバス（１２ａはアドレス（データ）バス、１２ｂは
コントロールバス）、１３及び１４は第１のバスと第２
のハス１２とを切り替えるための例えば３ステートバツ
フアからなる第１のスイッチ（１３ａ及び１４ａはアド
レス（データ）バス用のスイッチ、１３ｂ及び１４ｂは
コントロールバス用のスイッヂ）、１５は第１のスイッ
チのうちスイッチ１３とスイッチ１４とを反転させるた
めの反転回路、１６は第１のアドレスバス１２ａの方向
（方向ＡもしくはＢ）を切り替えるための双方向スイッ
チ（第２のスイッチ）、１７はメモリ２から読み出され
たデータと図示しない他のプロセッサユニット６から読
み打されたデータとの論理和をとるための論理和回路、
１８はメモリ２から読み出されたデータを予め定められ
た時間だけ（クロック信号）保持するためのラッチ回路
である。なお、論理和回路１７として、図ではデータが
通常のバイナリ表現、すなわち正論理で表現される場合
を例にとりＯＲ回路を示しているが、データが逆に負論
理の場合にはＡＮＤ回路を用いればよい。また、説明を
簡単化するために図示されているメモリ２及びトランス
ペアレントメモリユニット１０はｎ番目のうち３番目を
示しているものとする。
次に、動作について説明する。
まず、分割された信号はプロセッサ１３で処理されてか
ら第１のスイッチ１３ａ及び１３ｂと第１のハスｌｌａ
及びｌｌｂを介してメモリ２３へ蓄積される。ここまで
は従来と同様である。次に本発明の特徴である各プロセ
ッサｌａ〜１ｎで処理されてメモリ２ａ〜２ｎに蓄積さ
れている信号を回収する場合について説明する。
ら第１のスイッチ１３ａ及び１３ｂと第１のハスｌｌａ
及びｌｌｂを介してメモリ２３へ蓄積される。ここまで
は従来と同様である。次に本発明の特徴である各プロセ
ッサｌａ〜１ｎで処理されてメモリ２ａ〜２ｎに蓄積さ
れている信号を回収する場合について説明する。
処理後の信号を回収しようとするホストプロセッサ４（
図の一番下）は、第１のスイッチ群である１３ａ、１３
ｂ、１４ａ及び１４ｂのうちスイッチ１４ａ及び１４ｂ
を接続（データ及びコントロール線）すると共に第２の
スイッチ１６を方向Ｂに動作させることにより、各メモ
リ２ａ〜２ｎに御粘アクセスする。この状態でホストプ
ロセッサ４からのアドレス信号は、各プロセッサユニッ
ト６ａ〜６ｎに共通に提供され、この結果各メモリ２８
〜２ｎの同一アドレスの信号の論理和か回路１７により
行われて読み出される。各メモリ２ａ〜２ｎのデータ内
容を読み出す際に、一般に短時間で蓄積内容か消えてし
まうため、ラッチ回路１８を通してデータを保持してい
る。また、第２のスイッチである双方向スイッチ１６も
方向Ｂから方向Ａ側に切替えられる。尚、本発明では、
各プロセッサ１ａ〜１ｎが信号処理結果を古き込む信号
アドレスを各プロセッサ毎に違えておき、その他の部分
を信号値０（バイナリ００．、、。
図の一番下）は、第１のスイッチ群である１３ａ、１３
ｂ、１４ａ及び１４ｂのうちスイッチ１４ａ及び１４ｂ
を接続（データ及びコントロール線）すると共に第２の
スイッチ１６を方向Ｂに動作させることにより、各メモ
リ２ａ〜２ｎに御粘アクセスする。この状態でホストプ
ロセッサ４からのアドレス信号は、各プロセッサユニッ
ト６ａ〜６ｎに共通に提供され、この結果各メモリ２８
〜２ｎの同一アドレスの信号の論理和か回路１７により
行われて読み出される。各メモリ２ａ〜２ｎのデータ内
容を読み出す際に、一般に短時間で蓄積内容か消えてし
まうため、ラッチ回路１８を通してデータを保持してい
る。また、第２のスイッチである双方向スイッチ１６も
方向Ｂから方向Ａ側に切替えられる。尚、本発明では、
各プロセッサ１ａ〜１ｎが信号処理結果を古き込む信号
アドレスを各プロセッサ毎に違えておき、その他の部分
を信号値０（バイナリ００．、、。
０）としておくことにより、信号の回収を行おうとする
ホストプロセッサ４からは本来必要な信号値だけが直接
見え、かっこの場合その信号値がどのプロセッサにより
処理されたものであるかを知っている必要がないように
しである。
ホストプロセッサ４からは本来必要な信号値だけが直接
見え、かっこの場合その信号値がどのプロセッサにより
処理されたものであるかを知っている必要がないように
しである。
上述のように、本発明は各メモリ２ａ〜２ｎが各プロセ
ッサｌａ〜１ｎとホストプロセッサ４との独立したバス
（ルート）を存し、かつホストプロセッサ４が直接−括
アクセスできるため、画像信号の場合のように信号に２
次元的な広がりがあり、信号処理を２次元的に（例えば
小ブロックに）分割して各プロセッサ１ａ〜１ｎに独立
に実行させる場合非常に有効であり、これによりプロセ
ッサｌａ〜ｌｎ毎の非同期信号処理か容易に実現できる
ことから、並列信号処理能力を格段に向上させることか
可能となる。また、本発明を画像信号に適用する場合、
各プロセッサ１ａ〜１ｎに１画面分のフレームメモリが
必要となるが現在既に２５６画素＊２５６ライン１画面
本ＩＢｙｔｅは１チツプに納められており実現状は問題
とならない。
ッサｌａ〜１ｎとホストプロセッサ４との独立したバス
（ルート）を存し、かつホストプロセッサ４が直接−括
アクセスできるため、画像信号の場合のように信号に２
次元的な広がりがあり、信号処理を２次元的に（例えば
小ブロックに）分割して各プロセッサ１ａ〜１ｎに独立
に実行させる場合非常に有効であり、これによりプロセ
ッサｌａ〜ｌｎ毎の非同期信号処理か容易に実現できる
ことから、並列信号処理能力を格段に向上させることか
可能となる。また、本発明を画像信号に適用する場合、
各プロセッサ１ａ〜１ｎに１画面分のフレームメモリが
必要となるが現在既に２５６画素＊２５６ライン１画面
本ＩＢｙｔｅは１チツプに納められており実現状は問題
とならない。
（発明の効果）
以上のように、本発明はプロセッサｌとメモリ２との間
にプロセッサユニット６を設けることにより、ホストプ
ロセッサ４がら全メモリ２ａ〜２ｎに御粘アクセスして
信号を回収することが可能となる。従って、高速な並列
処理ができ、かつプロセッサユニット６の数が増大して
も、その制御を簡単に行うことができるため、画像信号
をはしめ他の情報量の多い信号を高速に並列処理する方
式に適用することができ、その効果が大である。
にプロセッサユニット６を設けることにより、ホストプ
ロセッサ４がら全メモリ２ａ〜２ｎに御粘アクセスして
信号を回収することが可能となる。従って、高速な並列
処理ができ、かつプロセッサユニット６の数が増大して
も、その制御を簡単に行うことができるため、画像信号
をはしめ他の情報量の多い信号を高速に並列処理する方
式に適用することができ、その効果が大である。
第１図は本発明による並列信号処理方式の構成図、第２
図は本発明によるトランスペアレントメモリユニットの
構成図、第３図は従来の並列信号処理方式の構成図であ
る。 １（１ａ〜ｉｎ）・・・プロセッサ、 ２（２ａ〜２ｎ）・・・メモリ、 ３・・・内部バス、 ４・・・ホストプロセッサ、 ５・・・セレクタ、 ６・・・プロセッサユニット、 ｌＯ・・・トランスペアレントメモリユニット、１１ａ
、１２ａ・・・データバス、 ｆｌｂ、１２ｂ・・・コントロールバス、１３ａ、１３
ｂ、１４ａ、１４ｂ・・・スイッチ（第１のスイッチ）
、 １５・・・反転回路、 １６・・・双方向スイッチ（第２のスイッチ）、１７・
・・論理和回路、１８・・・ラッチ回路。
図は本発明によるトランスペアレントメモリユニットの
構成図、第３図は従来の並列信号処理方式の構成図であ
る。 １（１ａ〜ｉｎ）・・・プロセッサ、 ２（２ａ〜２ｎ）・・・メモリ、 ３・・・内部バス、 ４・・・ホストプロセッサ、 ５・・・セレクタ、 ６・・・プロセッサユニット、 ｌＯ・・・トランスペアレントメモリユニット、１１ａ
、１２ａ・・・データバス、 ｆｌｂ、１２ｂ・・・コントロールバス、１３ａ、１３
ｂ、１４ａ、１４ｂ・・・スイッチ（第１のスイッチ）
、 １５・・・反転回路、 １６・・・双方向スイッチ（第２のスイッチ）、１７・
・・論理和回路、１８・・・ラッチ回路。
Claims (1)
- 【特許請求の範囲】 複数に分割された信号を処理するプロセッサと、該プロ
セッサにより処理された該信号を内部バスを介して蓄積
するメモリとから構成されるプロセッサユニットと、複
数の該プロセッサユニットを制御するホストプロセッサ
とを有し、該複数のプロセッサユニットにより並列処理
された信号を該ホストプロセッサで読み出して処理する
並列信号処理方式において、 前記プロセッサと前記メモリとを接続する第１のバスと
、前記隣接する前記プロセッサユニット間を接続する第
２のバスと、 該第１のバスと該第２のバスとを切り替える第１のスイ
ッチと、 前記第２のバスの方向を切り替える第２のスイッチとを
有し、該第１及び該第２のスイッチを必要に応じて切り
替えることにより前記複数のプロセッサユニットで処理
された前記信号を高速に読みだし処理するように構成し
たことを特徴とする並列信号処理方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078120A JPH01253059A (ja) | 1988-04-01 | 1988-04-01 | 並列信号処理方式 |
| DE68923684T DE68923684T2 (de) | 1988-04-01 | 1989-04-01 | System fuer parallele signalverarbeitung. |
| EP89904226A EP0369022B1 (en) | 1988-04-01 | 1989-04-01 | Parallel signal processing system |
| PCT/JP1989/000351 WO1989009448A1 (fr) | 1988-04-01 | 1989-04-01 | Systeme de traitement de signaux en parallele |
| US07/399,555 US5084836A (en) | 1988-04-01 | 1989-07-26 | Parallel signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078120A JPH01253059A (ja) | 1988-04-01 | 1988-04-01 | 並列信号処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253059A true JPH01253059A (ja) | 1989-10-09 |
Family
ID=13653025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078120A Pending JPH01253059A (ja) | 1988-04-01 | 1988-04-01 | 並列信号処理方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5084836A (ja) |
| EP (1) | EP0369022B1 (ja) |
| JP (1) | JPH01253059A (ja) |
| DE (1) | DE68923684T2 (ja) |
| WO (1) | WO1989009448A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055999A (en) | 1987-12-22 | 1991-10-08 | Kendall Square Research Corporation | Multiprocessor digital data processing system |
| IE63461B1 (en) * | 1989-09-11 | 1995-04-19 | Jeremy Owen Jones | Improvements in and relating to stable memory circuits |
| EP0587918B1 (de) * | 1992-08-19 | 1999-11-03 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Multiprozessorsystem mit Cache-Speichern |
| ES2148492T3 (es) * | 1994-01-10 | 2000-10-16 | Dow Chemical Co | Ordenador de arquitectura harvard superescalar masivamente multiplexado. |
| US5464435A (en) * | 1994-02-03 | 1995-11-07 | Medtronic, Inc. | Parallel processors in implantable medical device |
| US5555424A (en) * | 1994-10-06 | 1996-09-10 | The Dow Chemical Company | Extended Harvard architecture computer memory system with programmable variable address increment |
| US5949982A (en) * | 1997-06-09 | 1999-09-07 | International Business Machines Corporation | Data processing system and method for implementing a switch protocol in a communication system |
| CA2478570A1 (en) * | 2001-03-02 | 2002-09-12 | Atsana Semiconductor Corp. | Data processing apparatus and system and method for controlling memory access |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4204251A (en) * | 1977-12-28 | 1980-05-20 | Finn Brudevold | Interconnection unit for multiple data processing systems |
| JPS5899868A (ja) * | 1981-12-08 | 1983-06-14 | Nec Corp | 並列処理方式 |
| JPS59157761A (ja) * | 1983-02-25 | 1984-09-07 | Hitachi Ltd | 線形計画問題計算用並列デ−タ処理方式 |
-
1988
- 1988-04-01 JP JP63078120A patent/JPH01253059A/ja active Pending
-
1989
- 1989-04-01 EP EP89904226A patent/EP0369022B1/en not_active Expired - Lifetime
- 1989-04-01 DE DE68923684T patent/DE68923684T2/de not_active Expired - Fee Related
- 1989-04-01 WO PCT/JP1989/000351 patent/WO1989009448A1/ja not_active Ceased
- 1989-07-26 US US07/399,555 patent/US5084836A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO1989009448A1 (fr) | 1989-10-05 |
| EP0369022B1 (en) | 1995-08-02 |
| US5084836A (en) | 1992-01-28 |
| DE68923684T2 (de) | 1996-01-25 |
| DE68923684D1 (de) | 1995-09-07 |
| EP0369022A1 (en) | 1990-05-23 |
| EP0369022A4 (en) | 1992-05-13 |
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