JPH01255332A - フレーム変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 入力マルチフレーム＾を、その基本フレーム数ｉと基本
フレームのビット数Ｎを互に取り換え、かつ入力クロッ
クＣＫ＾と非同期の出力用クロックＣＫ　Ｂに同期した
基本フレーム数Ｎで基本フレームノヒット数Ｍの出力マ
ルチフレームＢに変換スるフレーム変換回路に関し、 フレーム変換回路の構成の簡易化と制御の容易化と回路
の低消費電力化を目的とし、 入力の１マルチフレーム分の直列符号を基本フレームの
ビット数Ｎの並列符号に変換する直列／並列変換器と、
その出力を個別に入力マルチフレームへの基本フレーム
数Ｈの数だけシフトして並列変換しラッチするシフト・
ラッチメモリと、その並列出力をランチしマルチフレー
ムＡの基本フレーム数りに等しいビット数の直列符号に
変換し変換した信号を基本フレームのビット数Ｎに等し
い数だけ並列に出力するラッチ・並直変換器と、その並
列出力を順次に選択して基本フレーム数Ｎの中間マルチ
フレームＡ　′を出力する信号選択回路と、クロックＣ
Ｋ　Ａをマルチフレームへの基本フレームのビット数Ｎ
分だけ計数する毎にリセットされ１パルスを出力する第
１タイミング信号ａｌと、１マルチフレームの分だけ計
数する毎に基本フレーム数Ｈのパルスを出力する第２タ
イミング信号ａ２と、ｌマルチフレーム分だけ計数する
毎に基本フレームのビット数Ｎのパルスを出力する第３
タイミング信号すを発生する入力用カウンタとで符号並
替回路を構成し、該入力用カウンタの第１タイミングａ
ｌで直列／並列変換器を制御し第２タイミングａ２でシ
フト・ラッチメモリを制御し第３タイミングｂでラッチ
・並直変換器と信号選択回路を制御して、入力マルチフ
レームＡをその基本フレームのビット数Ｎに等しい基本
フレーム数Ｎをもつ中間マルチフレームＡ　′に符号並
替してエラスチックストアに書込み、入力クロックＣＫ
　Ａと非同期の出力用クロックＣＫ　Ｂにより基本フレ
ーム単位で読出して、基本フレームのビット数が入力の
基本フレーム数Ｈに等しく基本フレーム数が入力の基本
フレームのビット数Ｎに等しい出力マルチフレームＢを
出力するように構成する。

〔産業上の利用分野〕

本発明はデータ伝送におけるデータの多重、分離などの
際のマルチフレームのフレーム構成の変換に関するもの
であり、特に入力のクロックＣＫ　Ａに同期したビット
数Ｎの基本フレームの８個から成る入力マルチフレーム
Ａを、エラスティックストアを介してその基本フレーム
数りと基本フレームのビット数Ｎを互に取り換え、かつ
入力クロックＣＫ　Ａと非同期の出力用クロックＣＫ　
Ｂにより基本フレーム数Ｎで基本フレームのビット数Ｈ
の出力マルチフレームＢに変換するフレーム変換回路に
関する。

〔従来の技術〕

上記用途の従来のフレーム変換回路の構成例を第４図に
示す。この従来例では、入力のマルチフレームＡが、入
力クロックＣＫ　Ａに同期した基本フレーム数門が８フ
レームで構成され該基本フレームのビット数Ｎが３ビツ
トで構成される３ビツト／８フレームのマルチフレーム
であす、出力マルチフレームＢが、入力クロックＣＫ　
Ａに非同期の出力用クロックＣＸ　Ｂにより制御され、
その基本フレーム￥１．Ｆｊ　と該基本フレームのビッ
ト数Ｎを入力マルチフレームＡと互に取り換えた基本フ
レーム数３で基本フレームのビット数８の８ビツト／３
フレームである。

この従来例は、第３図の動作タイムチャートに示ス■入
力の３ビツト／８フレームのマルチフレームＡが、第４
図のブロック図に示す符号変換用のＲＡＭメモリ１〇八
に入力され、書込制御回路５１Ａで入力クロックＣＫ　
Ａの３個分で１パルスを発生する■タイミングＢ１と１
マルチフレーム分の２４個で８パルスを発生するタイミ
ングａ２のライトパルスＷｐによりＲＡＭメモリＬＯＡ
Ｏ書込アドレス職を制御し書き込まれ、続出制御回路５
２Ａで入力クロックＣＫへの１マルチフレーム分の２４
個で３パルスを発生する■タイミングｂのリードパルス
Ｒρにより続出アドレスＲＡを制御してＲＡＭメモリＩ
ＯＡから読出され、ＲＡＭメモリＩＯＡの出力において
、−旦、■中間マルチフレームＡ　′に示す如き、第１
フレームと第２フレームが３基本フレーム分の９クロッ
クであり、第３フレームが２基本フレーム分の６クロッ
クである入力クロックＣＫ　Ａに同期した８ビツト／３
フレームに並び替えられる。そして、この並び替えられ
た■中間マルチフレームＡ　′がＲＡＭメモリ１〇八か
らエラスティックストアのピットバッファ２０へ入力さ
れるが、その入力は、続出制御回路５２八で発生したリ
ードパルスＲρをライトパルスとしてエラスティックメ
モリのビットバッファ２０の書込アドレス匈を制御して
書き込まれ、そしてエラスティックメモリ２０に書き込
まれた■マルチフレームＡ　′のデータは、別の続出制
御回路６Ａで入力クロックＣＫ　Ａと周波数は同じだが
位相は一般には異なる■出力クロックＣＫ　Ｂにより発
生した■タイミングＢにより続出アドレスＲを制御して
１マルチフレームの３基本フレームカ夫々８クロックの
等間１１ｆｉの■出力マルチフレームＢの８ビツト／３
フレームを出力している。

そして、入力の■マルチフレーム八と出力の■マルチフ
レームＢのデータは、ＲＡＭメモリ１０４とエラステイ
ンクメモリのピットバッファ２０において連続的に符号
変換が行われ、入力の■マルチフレーム八が断になった
場合にも、クロックＣＫ　Ｂが生きていれば、出力の■
マルチフレームＢは瞬断せずに連続して外部に送出され
る。

〔発明が解決しようとする課題〕

第４図の従来のフレーム変換回路は、上述の如く動作す
るが、ＲＡＭメモリＩＯＡと書込制御回路５１八と続出
制御回路５２Ａからなり■入力マルチフレーム八から■
中間マルチフレームＡ　′へ符号の並替えをする前半の
符号並替回路１００は、その構成要素の１つであるＲＡ
Ｍメモリ１０八が、入力の伝送データが高速大容量にな
ると容量が増え、ＲＡＭメモリＩＯＡの容量が増えると
その書込み／読出すためのアドレスＷＡ、ＲＡを制御す
るライトパルスＷｆ＋＋リードパルスＲｐを作成する書
込制御回路５１Ａ、読出制御ｎ回路５２Ａの回路規模が
大きく複雑になる。

ＲＡＭメモリＩＯＡと書込制御回路５１Ａと続出制御回
路５２Ａの回路規模が大きく複雑になると消費電力も増
えて、マルチフレームＡからマルチフレーム八　′へ符
号の並替えをする符号並替回路１００が大きく複雑にな
り消費電力も増えてフレーム変換回路の装置が人形化す
るという問題がある。

〔課題を解決するための手段〕

このフレーム変換回路が大形化するという問題は、入力
マルチフレームへの直列信号を中間マルチフレームＡ　
′に変換する符号並替回路１０の構成と中間マルチフレ
ーム八　′から出力マルチフレームＢへの変換を、ビッ
ト単位の変換ではなくて、基本フレーム単位の変換とす
る本発明の構成によって解決される。

本発明のフレーム変換回路の構成を示す第１図の原理図
において、 ｌは、一定数Ｎのビットで構成さる基本フレームの一定
数Ｈにより１マルチフレームが構成されるＮビット１Ｍ
フレームのマルチフレームへの１マルチフレーム分の直
列符号を入力し、後記のタイミング信号ａ１により、基
本フレームのビット数Ｎに等しい数Ｎの並列符号に変換
する直列／並列変換器である。

２は、該直列／並列変換器１の出力を個別に、タイミン
グ信号ａ２により該マルチフレームＡの基本フレーム数
Ｈと等しい段数Ｈだけシフトし並列変換してラッチする
シフト・ラッチメモリである。

３は、該シフト・ラッチメモリ２の並列出力を、タイミ
ング信号すによりラッチすると共に入力マルチフレーム
への基本フレーム数阿に等しいビット数Ｈの直列符号に
変換し変換された直列信号を、入力のマルチフレームＡ
の基本フレームのビット数Ｎに等しい数Ｎだけ並列に出
力するラッチ・並直変換器である。

４は、該ラッチ・並直変換器３の並列出力を順次に、前
記タイミング信号すにより選択し、１マルチフレームの
基本フレーム数が入力マルチフレームＡのビット数Ｎに
等しい中間マルチフレームＡ′を出力する信号選択回路
である。

５は、入力クロックＣＫ　Ａを入力マルチフレームの基
本フレームのビット数Ｎ分だけ計数する毎にリセットさ
れ計数値を復号してｌパルスを出力する第１タイミング
信号ａｌと、入力の１マルチフレーム分を計数する間に
基本フレーム数Ｈのパルスを出力する第２タイミング信
号ａ２と、入力の１マルチフレーム分だけ計数する毎に
基本フレームのビット数Ｎに等しい数のパルスを出力す
る第３タイミング信号すを発生する入力用カウンタであ
る。

そして、入力用カウンタ５の第１タイミング信号ａｌで
前記直列／並列変換器１を制御し第２タイミング信号ａ
２で前記シフト・ラッチメモリ２を制御し第３タイミン
グ信号すで前記ラッチ・並直変換器３と信号選択回路４
を制御するように構成する。

１０は、直列／並列変換器１．シフト・ラッチメモリ２
．ラッチ・並直変換器３．信号選択回路４．入力クロソ
クのフレームカウンタ５からなり、入力クロックＣＫ　
Ａに同期した基本フレームのビット数Ｎで基本フレーム
数Ｈの入力マルチフレームＡを、同じく入力クロックＣ
Ｋ　Ａに同期し入力の基本フレームのビット数Ｎに等し
い基本フレーム数をもつ中間マルチフレームＡ　′に変
換する符号の並替回路である。

そして、符号並替回路１０の出力の、中間マルチフレー
ムＡ　′のデータを、入力用カウンタ５の第３タイミン
グ信号すによりエラスティックストア２０へ書き込む。

６は、入力クロックＣＫ　Ａと位相の異なる出力用クロ
ックＣＫ　Ｂを１マルヂフレ一ム分だけ計数する毎に入
力の基本フレームのビット数Ｎに等しい数のパルスを等
長で出力するタイミングＢを発生する出力用カウンタで
ある。

２０は、並替回路ｌＯの信号選択回路４の出力の中間マ
ルチフレームＡ　′のデータを、入力用カウンタ５の第
３タイミングパルスｂにより書込アドレス−を制御して
書込み、出力用カウンタ６の出力するタイミングＢによ
り続出アドレスＲを制御して読出して、基本フレームの
ビット数が入力マルチフレームへの基本フレーム数阿に
等しく、基本フレームの数が入力の基本フレームのビッ
ト数Ｎに等しい入力クロック（Ｊ八と非同期の出力マル
チフレームＢを外部に出力するエラスティックストアで
ある。

〔作用〕

直列／並列変換器１は、入力クロックＣＫ　Ａに同期し
た基本フレームのビット数Ｎで基本フレームｆｉＭの入
力マルチフレーム八を１マルチフレーム分づつ入力し、
入力用カウンタ５が基本フレームのビット数Ｎに等しい
数ＮのクロックＣＫ　Ａを計数する毎にｄｕＬｙ　５０
％のパルス１個を発生して出力する第１タイミング信号
ａ１により、入力の直列データ入力をＮ列の並列データ
に符号変換してシフト・ラッチメモリ２へ出力する。

シフト・ラッチメモリ２は、直列／並列変換器１の出力
のＮ個の並列データを個別に、入力用カウンタ５が１マ
ルチフレーム分のＭＮ個のクロックＣＫＡを計数する間
に４個のパルスを出力する第２のタイミング信号ａ２に
より、Ｈ段にシフｌ−Ｌ、Ｍ列の並列データを一旦ラッ
チして、次段のラッチ・並直変換器３へ出力する。

ラッチ・並直変換器３は、シフト・ラッチメモリ２の出
力の一列の並列データを個別に、入力用カウンタ５が１
マルチフレーム分のＭＮ個のクロックＣＫ　Ａを計数す
る間に入力の基本フレームのビット数Ｎに等しい数Ｎの
ｄｕｔｙ　５０％のパルスヲ等長で発生して出力する第
３タイミング信号すにより、再ラツチすると共に並列／
直列の変換を行い、ビット数が入力マルチフレームへの
基本フレーム分の整数倍の直列符号をビット数Ｎに等し
い数Ｎだけ並列に信号選択回路４へ出力する。

信号選択回路４は、ラッチ・並直変換器３の出力の並列
数Ｎの直列符号を、前記第３タイミング信号すにより、
順次に選択して、入力マルチフレームＡの基本フレーム
のビット数Ｎに等しい基本フレームＩｉＮヲモち、その
基本フレームのビット数が入力マルチフレームへの基本
フレーム分の整数倍の直列符号である中間マルチフレー
ムＡ′を形成してそのデータをエクスティックス１−ア
２０へ出力する。

エラスティックストア２０は、信号選択回路４の出力の
中間マルチフレームＡ　′のデータを、前記の入力用カ
ウンタ５の出力するクロックＣＫ　Ａに同期した第３タ
イミング信号すにより書き込み、クロックＣＫ　Ａと非
同期の出力用クロックＣＫ　［１を出力用カウンタ６が
１マルチフレーム分だけ計数する毎に、等しいクロック
長のパルスを入力マルチフレームへの基本フレームのビ
ット数Ｎに等しい数Ｎだけ発生して出力するタイミング
Ｂにより読み出す。そして出力クロック（Ｊ　Ｂに同期
するが入力クロックＣＫ　Ａには非同期のＨビット／Ｎ
フレームのマルチフレームＢを外部に出力する。

本発明のフレーム変換回路は、入力クロックＣＫ＾に同
期したＮビット７Ｍフレームの入力マルチフレームＡを
、基本フレームのビット数Ｎに等しイ基本フレーム数ヲ
もつ中間マルチフレームＡ　′に一旦変換する符号並替
回路１０が、ビット単位の変換の複雑なアドレスを必要
とし消費電力の多いＩ？ＡＭメモリやその書込み／読出
しの制御回路を使用せずに、基本フレームのビット数単
位で変換する直列／並列変化器１とシフト・ラッチメモ
リ２とラッチ・並直変換器３と信号選択回路４とフレー
ムカウンタ５により構成するので、符号並替回路１０の
回路構成が簡素で制御か容易で消費電力が少なくなり従
来例の問題は解決される。そして本発明の符号並替回路
１０で並べ替えられた中間マルチフレーム八′は、エラ
スティックストア２０に、入力用カウンタ５の基本フレ
ーム単位の第３タイミング信号すによって書込まれ、出
力用カウンタ６の出力の基本フレーム単位のタイミング
Ｈにより読み出されるので、エラスティックストア２０
の続出制御１回路の構成も簡略化され消費電力が少なく
なって問題が無い。

〔実施例〕

第２図は本発明の実施例のフレーム変換回路の構成を示
すブロック図であって、第３図はその動作を説明するた
めのタイムチャートである。

第２図のブロック図の実施例は、第３図のタイムチャー
ト■入力のマルチフレームＡが、基本フレーム数Ｈが８
で基本フレームのビットＲＮ　、’ｌ＜３である３ビツ
ト／８フレームであり、■出力のマルチフレームＢが、
基本フレーム数Ｈと基本フレームのビット数Ｎを取り換
えた８ビツト／３フレームである場合の例である。

第２図の実施例の符号並替回路１０は、直列／並列変換
器１．シフト・ラッチメモリ２．ラッヂ・並直列変換器
３，１３号選択回路４．入力用カウンタ５で構成される
。その直列／並列変換器Ｉば、３段のシフトレジスタ１
１と３列のラッチ１２で構成され、３段のシフトレジス
タ１１が、■入力クロックＣＫ　Ａに同期した３ビツト
の基本フレームＣ１ｉ、Ｃ２ｉ＋Ｃ３ｉ、　ｉ＝１〜８
　（７）　８７Ｊ木フレ一ム分で１マルチフレームヲｔ
ｒＲ成した■入力マルチフレームＡを１マル−］−７レ
ーム分づつ入力し、入力用カウンタ５のカウンタ５１が
、■入力クロックＣＫ　Ａの１基本フレーム分３個のク
ロックＣＫ　Ａを計数する毎に、図示しないがｄｕｔｙ
　５０％のパルス１個をデコーダ５１２から出力する第
１タイミングａｌにより３列の並列出力を出力してラッ
チ１２へ入力し、ラッチ１２から３列の並列信号をシフ
ト・ラッチメモリ２へ出力する。

シフト・ラッチメモリ２は、各組が８段のシフトレジス
タ２１１　と８列のラッチ２１２の縦続回路から成る（
第２組以下省略）３組の素置路２１．２２．２３で構成
され、例えば第１Ｍｉの素置路２１のシフトレジスタ２
１１が直列／並列変換器１のランチ回路１２の出力の３
列の第１列の出力を、フレームカウンタ５１が１マルヂ
フレームのクロックＣＫを計測する毎に８個のパルスを
出力する■第２タイミングＢ２により、各列毎に８段に
シフトシて８列の並列出力をランチ２１２を介してラッ
チ・並直変換器３へ出力する。シフト・ラッチメモリ２
の第２組、第３組の素置路２２．２３も同様の構成をも
ち、フレームカウンタ５１が発生する第２タイミングａ
２により、８列の並列出力に符号変換して８段のラッチ
２２２゜２３２を介してラッチ・並直変換器３へ出力す
る。

ラッチ・並直変換器３は、３組の素置路３Ｌ３２゜３３
から構成され、第１＆ＩＩが８列のラッチ３１１　と８
段のシフトレジスタ３１２（第２組以下省略）から成る
。そのラッチ３１１，３２１．３３１が　シフト・ラッ
チメモリ２のラッチ２１２．２２２．２３２の出力を一
旦、夫々ラッチし、シフトレジスタ３１２．３２２．３
３２が、フレームカウンタ５１が１マルチフレームの２
４個のクロックＣＫを計測する間に３個のｃｌｕｔｙ　
５０％のパルスを３ビツトの基本フレーム単位の■タイ
ミングＢ２に同期して出力する■タイミングｂにより、
第１組と第２組が９ビツト構成の直列信号を出力し、第
３組が６ビツト構成の直列信号を出力して、３列の直列
信号を信号選択回路４へ入力する。

信号選択回路４はセレクタ４１で構成され、セレクタ４
１は、ラッチ・並直変換器３の出力の３列の直列符号を
順次選択して、■の第１フレームが９ビットＣ１１〜Ｃ
１９，第２フレームが９ビツトＣ２１〜Ｃ２９であり第
３フレームが６ビツトＣ３１〜Ｃ３６カら構成される中
間マルチフレームＡ　′のデータを出力してエラスティ
ックストア２０へ入力する。

エラスティックストア２０は、入力クロックＣＫ　Ａに
より入力用カウンタ５で作られた前記■第３タイミング
ｂにより言送アドレス阿を制御して、■中間マルチフレ
ームＡ　′のデータを害込み、データ読出しは、入力ク
ロックＣＫ　Ａと周波数は同じだが非同期の出力用クロ
ックＣＫ　Ｂにより出力用カウンタ６で作られた、ｌマ
ルチフレームのクロックＣＫ８２４個を計数する間にｄ
ｕｔｙ　５０％のパルス３個を同じ８クロックの等クロ
ック長で出力する■タイミングＢにより、続出アドレス
Ｒを制御して読み出され、■出力マルチフレームＢに示
す如く、第１フレームがＣＩｌ〜Ｃ１８，第２フレーム
がＣ２１〜Ｃ２８，第３フレームがＣ３１〜Ｃ３８の共
に８ビットの基本フレームから成る８ビツト／３フレー
ムの出力マルチフレームＢが出力される。

以上、第２図の本発明の実施例のフレーム変換回路は、
入力マルチフレーム八から中間マルチフレームＡ　′へ
の変換が、入力の基本フレームの３ビット単位で動作す
る直列／並列変換器１．シフト・ラッチメモリ２．ラッ
チ・並直列変換器３．信号選択回路４．入力用カウンタ
５で構成される符号並替回路１０により行われ、入力ク
ロックＣＫ　Ａに同期した３ビツト／８フレームの入力
マルチフレ−１、＾を、−旦基本フレーム数が３で、基
本フレームのビット数が第１フレームが９ビット、第２
フレームが９ビツト、第３フレームが６ビツトで１マル
チフレームを構成する中間のマルチフレームＡ　′に、
３ビツトの基本フレームの単位で変換され、出力のエラ
スティックストア２０に書き込まれる。

そしてエラスティックストア２０のデータ読出しも、出
力用フレームカウンタ６が出力する出力クロックＣＫ　
Ｂの８ビツトの基本フレーム単位のタイミングＢにより
行われるので、フレーム変換回路のすべての回路構成が
簡単となり制御も容易で消費電力も少なくて問題が無い
。

また、第２図の本実施例のフレーム変換回路は、中間マ
ルチフレームＡ　′のエラスティックストア２０へのデ
ータ書込みは入力クロック（Ｊ八により作られたタイミ
ングｂにより行われ、データ読出しは出力用クロックＣ
Ｋ　Ｂにより作られたタイミングＲにより読出される構
成に成っているので、入力クロックＣＫ　Ａが無くなる
、又は入力マルチフレームへのデータが入力断になって
も、出力クロックＣＫ　Ｂがある限り、出力用カウンタ
６によって出力マルチフレームＢが構成できて出力され
るので問題が無い。

〔発明の効果〕

以上説明した如く、本発明によれば、マルチフレームの
フレーム変換回路の回路構成を基本フレーム単位で構成
して簡単化し、基本フレーム単位で側扉するので制御が
容易となり消費電力も少なく出来るので、マルチフレー
ムのデータのフレームを構成するビット数が増加しても
、単純に同じ回路を接続するだけで容易に拡張すること
が可能となりフレーム変換回路を標準化しそのＬＳＩ化
を容易にする効果が得られる。

【図面の簡単な説明】

第１図は本発明のフレーム変換回路の構成を示す原理図
、 第２図は本発明の実施例のフレーム変換回路の構成を示
すブロック図、 第３図は本発明の実施例と従来例の動作を説明するため
のタイムチャート、 第４図は従来例のフレーム変換回路のブロック図である
。　図において、 １は、直列／並列変換器、 １１はシフトレジスタ、Ｉ２はランチ、２は、シフト・
ラッチメモリ、 ２１１．２２１，２３１はシフトレジスタ、２１２、２
２２．２３２はラッチ、 ３は、ラッチ・並直変換器、 ３１１．３２Ｌ３３１　はラッチ、 ３１２、３２２．３３２は並列／直列変換器、ＩＯは、
符号並替回路、 ２０は、エラスティックストアである。

Claims (1)

1. 【特許請求の範囲】 一定ビット数Ｎの基本フレームの一定数Ｍで１マルチフ
   レームが構成される入力マルチフレームＡの直列データ
   を、その基本フレームのビット数Ｎに等しい基本フレー
   ム数の中間マルチフレーム（Ａ′）に変換してエラステ
   イックストア（２０）に書き込み入力クロックＣＫＡと
   位相の異なる出力用クロックＣＫＢにより読み出して、
   入力クロックＣＫＡに非同期で入力マルチフレームＡの
   基本フレーム数Ｍに等しいビット数と基本フレームのビ
   ット数Ｎに等しい基本フレーム数をもつ出力マルチフレ
   ームＢに変換するフレーム変換回路において、該入力マ
   ルチフレームＡの１マルチフレーム分の直列データをタ
   イミング信号（ａ１）によりその基本フレームのビット
   数Ｎと等しい数の並列符号に変換する直列／並列変換器
   （１）と、該直列／並列変換器の出力を個別にタイミン
   グ信号（ａ２）により入力マルチフレームＡの基本フレ
   ーム数Ｍと等しい段数だけシフトしラッチして並列に出
   力するシフト・ラッチメモリ（２）と、該シフト・ラッ
   チメモリの並列出力をタイミング信号（ｂ）によりラッ
   チすると共に入力マルチフレームＡの基本フレーム数Ｍ
   に等しいビット数Ｍの直列符号に変換し変換した直列符
   号を基本フレームのビット数Ｎに等しい数だけ並列に出
   力するラッチ・並直変換器（３）と、該ラッチ・並直変
   換器の出力を前記タイミング信号（ｂ）により選択して
   基本フレーム数が入力の基本フレームのビット数Ｎに等
   しい中間マルチフレーム（Ａ′）を出力する信号選択回
   路（４）と、入力クロックＣＫＡを入力マルチフレーム
   Ａの基本フレームのビット数Ｎ分だけ計数する毎にリセ
   ットされ１パルスを出力する第１タイミング信号（ａ１
   ）と、入力の１マルチフレーム分だけ計数する毎に基本
   フレーム数Ｍに等しい数のパルスを出力する第２タイミ
   ング信号（ａ２）と基本フレームのビット数Ｎに等しい
   数のパルスを出力する第３タイミング信号（ｂ）を発生
   する入力用カウンタ（５）と、該入力用カウンタ（５）
   の入力クロックＣＫＡと同一周波数で位相の異なる出力
   用クロックＣＫＢの１マルチフレーム分を計数する毎に
   入力の基本フレームのビット数Ｎに等しい数のパルスを
   等長で出力するタイミング（Ｂ）を発生する出力用カウ
   ンタ（６）とを具え、 該入力用カウンタ（５）の出力の第１タイミング信号（
   ａ１）で前記直列／並列変換器（１）を制御し第２タイ
   ミング信号（ａ２）で前記シフト・ラッチメモリ（２）
   を制御し第３タイミング信号（ｂ）で前記ラッチ・並直
   変換器（３）と信号選択回路（４）を制御して、前記入
   力のマルチフレームＡのデータを、その基本フレームの
   ビット数Ｎに等しい基本フレーム数Ｎをもつ中間マルチ
   フレームに基本フレーム単位で変換して前記エラスチッ
   クストア（２０）に書込み、出力クロックＣＫＢによる
   出力用カウンタ（６）の出力の基本フレーム単位のタイ
   ミング（Ｂ）により該エラスチックストア（２０）から
   読出して、入力マルチフレームＡの基本フレーム数Ｍに
   等しいビット数と基本フレームのビット数Ｎに等しい基
   本フレーム数をもつ出力マルチフレームＢに変換するこ
   とを特徴としたフレーム変換回路。