JPH01255910A - プロセッサーのリセット方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 マイクロコンピュータに用いられるプロセッサーのリセ
ット方式に関し、 プロセッサーにリセット動作を掛けた時にプロセッサー
の動作が一定時間損なわれないようにすることを目的と
し、 リセット信号がＮＭＩ端子に入力されてプロセッサーが
ＮＭＩ処理を開始するとともに該リセット信号によりＮ
ＭＩ要因レジスタがリセット要因にセットされてから、
該プロセッサーの現在の所定処理の終了に必要な一定時
間だけ３ｇ　’）セット信、号を遅延回路により遅延さ
せてリセット端子に人力するように構成する。

〔産業上の利用分野〕

本発明はプロセッサーのリセット方式に関し、特にマイ
クロコンピュータに用いられるプロセッサーのリセット
方式に関するものである。

マイクロコンピュータシステムにおいては、ソフトウェ
アが暴走した時や障害が発生した時には、プロセッサー
を、ハードウェアによって自動的に検出してリセットす
るか又は手動でリセットする必要がある。

［従来の技術］ 従来のプロセッサーのリセット方式としては、特開昭６
２−３１４５２号公報に示されたものがあり、これを第
６図を用いて説明すると、正常時は、プログラムの所定
ルーチンを処理する度にリセットパルス発生手段１４か
らリセット信号を発生して計数手段１３をリセットする
が、ソフトウェア暴走時、リセットパルス発生手段１４
から計数手段１３ヘリセット信号が送出されなくなり、
計数するクロック数が設定値まで達すると計数手段１３
から出力パルスが発生する。このパルスにより割込手段
１２が働いてプロセッサー１１は割込状態となり、ソフ
トウェア及びシステムの初期化を行い、暴走状態から脱
出する。

〔発明が解決しようとする課題〕

上記のようなプロセッサーのリセット方式においては、
リセット要求信号としての割込信号が発生すると、プロ
セッサーがどのような動作をしていても瞬時にリセット
動作に入ることになる。

このため、その瞬間にメモリの書込を行っていたり、Ｄ
ＭＡの転送を行っていたり、ディスク装置に書込中であ
ってもプロセッサーはこれに対処することができなかっ
た。

その結果、リセットの掛かるタイミングによっては、メ
モリやディスク装置の内容が破壊されてしまうことがあ
った。

この場合、ディスク装置の内容の破壊は勿論のこと、リ
セットによる起動後にメモリの一部の内容を初期化しな
いで継続して使用するシステムでは、メモリ内容の破壊
も同様にシステム運用にとって重大な障害となっていた
。

従って、本発明は、プロセッサーにリセット動作を掛け
た時にプロセッサーの動作が損なわれないようにするこ
とを目的とする。

〔課題を解決するための手段〕

第１図は、上記の目的を達成するための本発明に係るプ
ロセッサーのリセット方式を原理的に示したもので、本
発明に用いるプロセッサー１は、リセット信号を入力す
るＮ　Ｍ　Ｉ　　（Ｎｏｎ−Ｍａｓｋａｂｌｅ−Ｉｎｔ
ｅｒｒｕｐＬｇマスク不可能割込）端子２及びリセット
端子３並びにリセット信号によりリセット要因としてセ
ットされるＮＭＩ要因レジスタ５のデータを読み込むデ
ータ入力端子６とを有している。

そして、リセット端子３へのリセット信号を、該リセッ
ト信号がＮＭＩ端子２に入力されてプロセッサー１がＮ
ＭＩ処理を開始するとともに該リセット信号によりＮＭ
Ｉ要因レジスタ５がリセット要因にセントされてから、
プロセッサー１の現在の所定処理の終了に必要な一定時
間だけ遅延させてリセット端子３に入力させる遅延回路
４を設けている。

〔作　　　用〕

第１図に示す本発明に係るプロセッサーのリセット方式
では、リセット信号がＮＭＩ端子２に入力されるとプロ
セッサー１はＮＭＩ処理を開始する。これと同時に、リ
セット信号によりＮＭＩ要因レジスタ５には他の要因と
は別にリセット要因が発生したことを示すためにリセッ
ト要因がセットされる。

一方、リセット信号は遅延回路４で一定時間遅延された
後、プロセッサー１のリセット端子３に入力されるので
、この一定の遅延時間の間にプロセッサー１はリセット
動作が実際に起こる前にリセット動作の準備に必要な処
理、即ちプロセッサー１が現在実行している所定の処理
を終了させることができる。このとき、ＮＭＩ要囚がリ
セットかどうかはデータ入力端子６よりＮＭＩ要因レジ
スタ５を読み込むことで知ることができる。リセット信
号がリセット端子３に入力されるとプロセッサー１は再
起動する。

このように、リセット信号によりＮＭＩ処理を開始させ
ることによりリセット動作の予告を行ってプロセッサー
の所定の処理を終了させておくことができ、リセット動
作による不測の障害を防止することができる。

〔実　施　例〕 第２図は本発明に係るプロセッサーのリセット方式の一
実施例を示したもので、１はＮＭＩ端子２及びリセッ）
　（ＲＳＴ）端子３並びにデータ入力端子６を有するプ
ロセッサーとしてのＣＰＵ、７はリセット信号を発生す
るスイッチ、８はプルアップ抵抗であり、第１図に示し
た遅延回路４は、リセット信号を反転するインバータ４
１と、このインバータ４１の出力信号をクロックとし、
′Ｈ″レベルに固定されたＤ−フリップフロップ４２と
、このフリップフロップ４２の出力とクロック信号ＣＬ
Ｋとのアンドゲート４３と、このアンドゲート４３の出
力クロックをシフトするシフトレジスタ４４と、このシ
フトレジスタ４４の出力（Ｑｎ）を反転させてＣＰＵＩ
のリセット端子３及び他のリセット端子（図示せず）ヘ
リセット信号を与えるインバータ４５とで構成されてい
る。

また、５はＩ１０レジスタとしてのＮＭＩ要因レジスタ
でリセット信号によるリセット要因の他、種々のＮＭＩ
要因がセットされ・るもの、９はＣＰＵ１からの制御線
ＣからのＩ１０続出続出上アドレス線ＡからのＮＭＩ要
因レジしク続出信号とを入力してＮＭＩ要因レジスタ５
の内容を読み出すための一敗信号を発生するアドレスデ
コーダである。尚、レジスタ５への入力はフリップフロ
ップ４２のラッチ出力を用いてもよい。

。　　この実施例では、スイッチ５を押すことによって
″Ｌ″レベルとなったリセット信号がまずＣＰＵ１のＮ
ＭＩ端子２に入力される（同時にレジスタ５にリセット
要因がセットされる）、このリセット信号は同時にイン
バータ４１を経てフリップフロップ４２にクロックとし
て入力されリセット信号のパルス入力を１Ｈ″レベル出
力として保持する。この′Ｈ″レベル出力によりアンド
ゲート４３はクロックＣＬＫをシフトレジスタ４４に与
えるが、このクロックをシフトレジスタ４４が一定時間
だけ遅延させた後、インパーク４５で反転させてＣＰＵ
Ｉのリセット端子３に与えている。

このようにしてＣＰＵＩはＮＭＩ信号を入力してから一
定時間後にリセット信号を入力するが、その間にＣＰＵ
Ｉのリセット動作に必要な準備動作、即ちＣＰＵＩの現
在の所定の処理を終了させるための動作を実行する。

以下、ＣＰＵＩとメモリ、ＤＭＡ、及びディスク装置と
の処理におけるその処理終了・再起動動作の３つの実施
例を挙げて説明する。

■メモリ処理の実施例（第３図）： （※１）まず、ＣＰＵＩがメモリ（第２図）にアクセス
している時、リセット信号がＣＰＵＩのＮＭｌ端子２に
入力されるとＮＭＩ信号としてＣＰＵ１のソフトウェア
に通知される。

ｌＸ２）ＮＭＩ信号により、Ｎ　Ｍ’　Ｉ処理が開始さ
れる。この場合、ＮＭＩ入力によりＣＰＵＩはハードウ
ェアによってＮＭＩ処理プログラムに起動をかける。尚
、このＮＭＩ＝マスク不可能割込というのは、マスクレ
ジスタ（図示せず）の操作では割込禁止にできない割込
のことを言う。

（※３）ＮＭＩ信号がＣＰＵＩに入力されると、ＣＰＵ
Ｉはその要因が何であるかを知るためアドレス線Ａ及び
制御線Ｃを介してアドレスデコーダ９によりＮＭＩ要因
レジスタ（Ｉ１０レジスタ）５の内容を読み出しデータ
線りを介してデータ入力端子６から入力して、リセット
要因、即ちリセット予告か否かを判断する。

この場合、他の要因によってＮＭＩ処理が開始されてい
ればリセット予告ではないので別の処理、が実行される
が、上述のように、この時すでにリセット信号がＮＭＩ
要囚のリセット要因としてレジスタ５にセットされてい
るので、リセット予告と判定されることになる。

（※４）リセット予告によるＮＭＩ処理であると判定さ
れた場合には、リセット予告フラグをセットして後の再
起動時の判断に使用する。

（※５）以上の処理を終了したら）（ＬＴを発行しＣＰ
Ｕの実行を停止する。これは、リセット信号の入力によ
り予期せぬ動作をさせないためである。

（※６）遅延されていたリセット信号がリセット端子３
に入力され、ＣＰＵＩは再起動（リセット）される。

（※７）再起動後の初期処理では、リセット予告フラグ
がセットされているか否かチエツクし、立ち上げ動作を
変化させる。

（※８）フラグが立っておらずリセット予告でないなら
ば、この再起動が最初の立ち上げ時（電源投入時）であ
ると判断し、ＣＰＵＩ内の全ＲＡＭ（図示せず）をクリ
アする。

（※９）リセット予告フラグが立っている場合には、リ
セット予告フラグをクリアする。この場合、情報を継続
させるため、ＲＡＭのクリアは行わない。

このように、リセット予告を受けたら、フラグを立て、
再起動時にはそのフラグを見ることによりメモリの初期
化を行わずにリセット動作に適した起動処理を行うこと
ができる。

■ＤＭＡ処理の実施例（第４図）： （※０）ＣＰＵＩは第２図に示すように、ＤＭＡ（Ｄｉ
ｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ＝直接メモリア
クセス）コントローラによるメモリ間転送を開始してい
る。

（※１）〜（※３）実施例■と同様の処理を行う。

（※４０）ＤＭＡ転送中であるか否かをチエツクしてＤ
ＭＡ転送中でなければ別処理を行う。

（※４１）ＤＭＡ受信中であれば、ＤＭＡコントローラ
とのＤＭＡチャネルをマスクしてＤＭＡ動作を強制的に
停止させる。

（※４２）ＤＭＡ転送していたデータを強制的に停止さ
せたために最終データが不完全であることをフラグにセ
ットする。

（※５）〜（※６）実施例■と同様の処理を行う。

（※７０）（※４２）でセットしたフラグからＤＭＡ転
送停止直前の最終データの良否を判断する。

（※７１）フラグがセットされており最終データが不完
全な場合のみ、そのデータの再送を要求する。

このようにして、ＤＭＡ転送中にリセット予告を受けた
時、リセットによるＤＭＡ１走によってメモリが破壊さ
れないように、ＤＭＡを強制的に停止するとともに、最
後の転送データが不完全なデータであることを情報とし
て記憶しておき、再起動時には、その記憶情報に従って
データの再送要求などの処理を行う。

■ディスク装置の処理の実施例（第５図）：（※１０）
ＣＰＵＩはディスク装置（第２図）にアクセスしてディ
スク上のファイルを主記憶上に転送している時にリセッ
ト予告が発生した場合を示している。

（※１）〜（※３）実施例■と同様の処理を行う。

（※５０）ディスクアクセス中であるか否かをチエツク
してアクセス中でなければ別処理を行う。

（※５１）ディスクアクセス中であれば、ディスクアク
セスを強制的に中止させる。

（※５２）ディスクアクセスしていたデータを強制的に
停止させたために最終データが不完全であることをフラ
グにセットする。

（※５）〜（※６）実施例■と同様の処理を行う。

（※３０）（※５２）でセットしたフラグからファイル
転送停止直前の最終データの良否を判断する。

（※８１）フラグがセントされており最本冬データが不
完全な場合のみ、そのデータの再送を要求する。

このようにして、ディスクをアクセス中にリセット予告
を受けた時、ディスクアクセスを中止し、そのファイル
が不完全であることを情報として記憶しておき、再起動
時には、その記憶情報に従ってファイルの再更新等の処
理を行う。

〔発明の効果〕

以上のように、本発明のプロセッサーのリセット方式に
よれば、リセット信号をまずＮＭＩ信号としてプロセッ
サーに入力し且つＮＭＩ要因レジスタによりリセット要
因であることが分かれば、プロセッサーの現在の所定処
理を終了させるのに必要な一定時間後にリセット信号に
よるリセット動作を行うように構成したので、突然のリ
セット要求に対してもプロセッサーはその準備作業をす
ることができ、システムの上転性を向上させることがで
きる。

【図面の簡単な説明】

第１図は本発明に係るプロセッサーのりセント方式を原
理的に示したブロック図、 第２図は本発明に係るプロセッサーのリセット方式の一
実施例を示す回路図、 第３図乃至第５図は本発明に係るプロセッサーのリセッ
ト方式に用いるプロセッサーの処理終了・再起動方式の
各実施例を示すフローチャート図、第６図は特開昭６２
−３１４５２号公報に示された従来のプロセッサーのリ
セット方式を示すブロック図、である。 第１図において、 １・・・プロセッサー、 ２・・・ＮＭＩ端子、 ３・・・リセット端子、 ４・・・遅延回路。 図中、同一符号は同−又は相当部分を示す。 本発明の原理図 第１図 第２図 ＣｐＵの処理銘子再起１力実力包〃１１※２ ＣｐＵの処王里必了・再起重υ尖施例

Claims (1)

【特許請求の範囲】
1. リセット信号がＮＭＩ端子（２）に入力されてプロセッ
   サー（１）がＮＭＩ処理を開始するとともに該リセット
   信号によりＮＭＩ要因レジスタ（５）がリセット要因に
   セットされてから、該プロセッサー（１）の現在の所定
   処理の終了に必要な一定時間だけ該リセット信号を遅延
   回路（４）により遅延させてリセット端子（３）に入力
   することを特徴としたプロセッサーのリセット方式。