JPS60201420A - プロセツサリセツト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１１発明の技術分野 本発明はマイクロプロセッサを用いたデータ処理装置の
プロセッサリセット方式に関する。

（２）従来技術と問題点 一般に、マイクロプロセッサを用いたデータ処理システ
ムでは、接続されているコンソール等からのキー操作（
コマンド等投入）により割込みをかけたり、二重化シス
テムにおける系の切替え要求あるいは、プログラムの暴
走監視のタイマＴ　Ｆのオーバフロー等の要因（マイク
ロプロセッサのリセット要因）が発生ずると、直ちにマ
イクロプロセッサ周辺回路等にリセット信号を印加し、
システムあるいは処理系を初期状態に戻している。

従来、上記リセット処理によればプロセッサ等がメモリ
へアクセス中であっても、そのアクセス処理を途中放棄
せざるを得なかった。

かかるリセット処理によるシステムあるいは装置の再立
上げ（初期設定）を読出し専用メモリＲＯＭ、外部記憶
装置等を用いて行なう場合には問題ないが、ダイナミッ
クメモリ等を用いて、そのメモリ内容により再立上げす
る場合、プロセッサがメモリへアクセス中にリセットが
かかると、そのメモリアクセスは正常に終了されず、メ
モリ内の記憶情報が破壊されることがある。通常、ダイ
ナミックメモリ等を用いた場合、そのメモリの構成上、
読出しは破壊読出しであり、正規のタイミングでメモリ
アクセスされないと、読出し中であっても、書込みと同
様記憶内容の破壊を生じることにかわりはない。従って
、システムの町立」二げ−ティング）によるシステムの
立上げ（初めから全てやりなおすことを意味する）によ
るしかない。

（３）発明の目的 本発明の目的は、上記問題点を解決することにあり、プ
ロセッサにかかるリセット処理を、メモリ破壊すること
なく可能とするプロセソザリセント方式を提供すること
にある。

（４）発明の構成 上記目的を達成するために、本発明は、プロセッサとメ
モリを備えた装置において、プロセッサのリセット要因
が発生したとき、前記プロセッサのパス支配放棄を要求
する端子にハス支配放棄要求信号を入力し、前記プロセ
ッサのハスアクセスザイクル時間経過後前記プロセッサ
のり七ノ］・端子に、リセット信号を入力することを特
徴とする。

（５）発明の実施例 以下本発明を実施例を用いて詳細に説明する。

第１図は本発明のリセット方式の構成図である。

図において、１はマイクロプロセッサμＰ、２はメモリ
Ｍ、Ｍ、３ば入出力制御装置ｒＯｃ、４番才す七ソト要
因を記憶するフリップフロップグループ回路ＦＦＧ、５
は遅延回路ＤＬ、６ばリセット信号波形整形回路Ｃであ
る。

プロセッサ１と各周辺装置（メモリ２等）とはアドレス
データ等のハスＡＢ、読出し／書込み等の制御線Ｒ／Ｗ
等により接続されている。

また、マイクロプロセッサ１には、クロック信号ＣＬ　
（９１の入力端子ＣＬＫ、使用ハス権を周辺装置の例え
ばＤＭＡ　（ダイレフ１メモリアクセス）装置（図示略
）に渡ずためのハス放棄要求端子Ｈ。

リセット端子Ｒ３等を備えている。かかる装置構成で、
本発明では、プロセッサ１のリセット端子Ｒ３にマニア
ルリセットスイッチ７、インバータ８を介してリセット
信号を受つける場合と、システム自体あるいはコマンド
により発生ずるりセント信号ＲＳ　Ｔ　（Ｉ［ｌ）を受
けつける場合の両方を受け入れ波形整形回路６と遅延回
路５を備え、該リセット信号波形整形回路６の出力信号
を、マイクロプロセッサ１のハス放棄要求端子Ｈに入力
する（ｈｌ　一方、遅延回路５を介してリセット端子Ｒ
３に入力しである（ｒ）。

また、クロック信号９はマイクロプロセッサ１のクロッ
ク端子ＣＬＫに入力されるとともに、リセット信号波形
整形回路６のクロック信号としても使用される。

かかる構成の下、本発明のプロセッサリセット方式第２
図のタイムチャートを用いて以下説明する。第２図は、
リセット処理の一実施例を説明するもので、第１図中の
符号と同じものは、同じ対象を示し、■はクロック信号
９．■はスイッチ（７）あるいはその他のリセット要因
００）によるリセット信号ａ、■はりセント信号波形整
形回路６の出力信号りでハス放棄要求端子（Ｉ］）に入
力されるもの、■はリセット信号波形整形回路６の出力
信号を遅延回路Ｄ　Ｌに入力し遅延をかけたプロセッサ
リセット信号ｒ、■はプロセッサ１からのハス放棄応答
信号（この信号は通當ＤＭＡ装置等に送られるもので本
発明に直接関係するものではない。

）、■はプロセッサ１の周辺装置にアクセスするハスＡ
Ｂの状態を示す。

リセット要因が発生し、リセット信号■か入ると、クロ
ック信号■に基づきプロセッサにハス放棄要求信号■が
リセット信号波形整形回路６から出力される。一方、プ
ロセッサ１がメモリ等にアクセスするサイクル時間以上
の遅延を遅延回路５でとった後、プロセッサリセット信
号■が出される。斯して、プロセッサ１のリセットはメ
モリ等にアクセスするために、ハスＡＢを使用している
場合にも、そのハス使用が終った後にリセットがかかり
、メモリの破壊を防止できる。

通常、マイクロプロセッサを用いた小規模システムでは
メモリの読出し、書込み命令は、プロセッサが自分で接
続ハスにアクセスすることが行なわれており、このよう
な使用モードではマイクロプロセッサにＨＯＬ　Ｄ端子
を備えである。このＨＯＬＤ端子はマルチプロセッザシ
ステム等組んだ場合に他のプロセッサがパス（ローカル
パス）を使用したいときにこの端子信号を入力し、その
ハス放棄の応答をもって他のプロセンサは、ハスを使用
するといったことが行われており、この種Ｉ（ＯＬＤ＆
ｌＱ子を利用して、本発明はさらに有効となる。

尚、上記タイムチャー１・の説明ではハス放棄要求信号
等、必要時間維持する例で示したがパルスにより制御す
るようにしても本発明の効果はかわらない。

（５）発明の詳細 な説明したように、本発明によればリセット要因等が発
生した場合、実行中のメモリアクセスを正常に終了した
後、プロセンサへりセントをかけるため、リセット動作
によりメモリ破壊が起きることを防止でき、システムの
運用、保守、試験等において、障害の発生においてもメ
モリ内容の抽出ができ、その内容のチェックにおいても
、リセット動作による破壊がなくなるため、障害の検出
も容易となる。

【図面の簡単な説明】

第１図は本発明の実施例構成図、第２図はタイムチャー
ト図である。 １；プロセンサ、　２；メモリ。 ５；遅延回路、　９；クロック信号。 ＡＢ；バス、　Ｒ／Ｗｉ制御信号

Claims (1)

【特許請求の範囲】
1. プロセッサとメモリを備えた装置において、プロセッサ
   のリセット要因が発生したとき、前記プロセッサのバス
   支配放棄を要求する端子にバス支すのリセット端子に、
   リセット信号を入力することを特徴とするプロセッサリ
   セット方式。