JPH0734473B2 - 伝導度変調型ｍｏｓｆｅｔの製造方法 - Google Patents
伝導度変調型ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPH0734473B2 JPH0734473B2 JP63050514A JP5051488A JPH0734473B2 JP H0734473 B2 JPH0734473 B2 JP H0734473B2 JP 63050514 A JP63050514 A JP 63050514A JP 5051488 A JP5051488 A JP 5051488A JP H0734473 B2 JPH0734473 B2 JP H0734473B2
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- JP
- Japan
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- type semiconductor
- conductivity type
- base layer
- resist
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はたて型の絶縁ゲート電界効果トランジスタの伝
導度変調型MOSFET〔以下これをIGBT（Insulated Gate B
ipolar Transistor）と略称する〕の製造方法に関す
る。
導度変調型MOSFET〔以下これをIGBT（Insulated Gate B
ipolar Transistor）と略称する〕の製造方法に関す
る。
第４図はIGBTの基本的な素子構造を示す断面図である。
第４図はＮチヤネル素子の場合であり、主要な構成部は
符号順にP+基板1,高抵抗N-層2,P+層3,Pベース層4,P++高
不純物濃度層5,N+ソース層6,ゲート酸化膜7,ポリシリコ
ンゲート8,PSG絶縁層9,ソース電極10,ゲート電極11,ド
レイン電極12からなり、記号Ｓはソース,Gはゲート,Dは
ドレインのそれぞれ端子を表わす。
第４図はＮチヤネル素子の場合であり、主要な構成部は
符号順にP+基板1,高抵抗N-層2,P+層3,Pベース層4,P++高
不純物濃度層5,N+ソース層6,ゲート酸化膜7,ポリシリコ
ンゲート8,PSG絶縁層9,ソース電極10,ゲート電極11,ド
レイン電極12からなり、記号Ｓはソース,Gはゲート,Dは
ドレインのそれぞれ端子を表わす。
第４図のようにIGBTは基本的にはPNPNの４層構造となっ
ており、次に等価回路で示した第５図を参照してその動
作を説明する。この回路はPNPトランジスタ13とNPNトラ
ンジスタ14が第５図のように接続されており、抵抗（R
p）15を有する。トランジスタ14が第４図に示したN-層
2,P層4,N+層６からなるNPN寄生トランジスタに相当す
る。通常はゲート16で主電流を制御することができる
が、抵抗（Rp）が大きければトランジスタ14のベースと
エミッタ間に一定電圧以上の電位差が生じ、コレクタ−
エミッタ間に電流が流れ、トランジスタ14が作動するよ
うになる。その結果ゲート16を切っても主電流は流れ続
け、遂には素子自体が破壊されることになる。この現象
をラッチアップと称しており、IGBTを正常に作動させる
ためには、このラッチアップ現象を起こさせないように
素子を作製しなければならない。
ており、次に等価回路で示した第５図を参照してその動
作を説明する。この回路はPNPトランジスタ13とNPNトラ
ンジスタ14が第５図のように接続されており、抵抗（R
p）15を有する。トランジスタ14が第４図に示したN-層
2,P層4,N+層６からなるNPN寄生トランジスタに相当す
る。通常はゲート16で主電流を制御することができる
が、抵抗（Rp）が大きければトランジスタ14のベースと
エミッタ間に一定電圧以上の電位差が生じ、コレクタ−
エミッタ間に電流が流れ、トランジスタ14が作動するよ
うになる。その結果ゲート16を切っても主電流は流れ続
け、遂には素子自体が破壊されることになる。この現象
をラッチアップと称しており、IGBTを正常に作動させる
ためには、このラッチアップ現象を起こさせないように
素子を作製しなければならない。
そのため、第４図のようにP++層５を形成することによ
り、ラッチアップを防止しようとすることが知られてい
る。P++層５を設ける理由は第５図における15の抵抗Rp
を減少させ、この抵抗Rp15の両端に生ずる電位差を下
げ、寄生トランジスタ14のエミッタ−ベース間の電圧を
低くして寄生トランジスタ14を作動させないようにする
ためである。
り、ラッチアップを防止しようとすることが知られてい
る。P++層５を設ける理由は第５図における15の抵抗Rp
を減少させ、この抵抗Rp15の両端に生ずる電位差を下
げ、寄生トランジスタ14のエミッタ−ベース間の電圧を
低くして寄生トランジスタ14を作動させないようにする
ためである。
以上のようにIGBTのラッチアップの発生を抑制し、素子
特性を向上させるためには第４図のP++層５の形成は欠
かすことができないものである。
特性を向上させるためには第４図のP++層５の形成は欠
かすことができないものである。
しかしながら、この構造をもつIGBTの製造プロセスの面
から見ると、P+ウエル３およびこのP++層５を形成する
ためにはフオトマスクを必要とし、とくにP++層５の形
成に対しては必然的にフオトマスクを１枚多く使用せざ
るを得なくなり、フオトエッチング工程に伴なう工数の
増加が避けられない。しかもP++層５を形成する際のマ
スクの位置合わせ精度も数ミクロン以内としなければな
らず、パワーデバイスとしてはかなりの厳密さが要求さ
れるものである。このようにIGBTにP++層５を付加する
ことにより素子特性は向上するが、製造工数が増し、な
おかつ困難なプロセスとなるという点で好ましくない問
題がある。
から見ると、P+ウエル３およびこのP++層５を形成する
ためにはフオトマスクを必要とし、とくにP++層５の形
成に対しては必然的にフオトマスクを１枚多く使用せざ
るを得なくなり、フオトエッチング工程に伴なう工数の
増加が避けられない。しかもP++層５を形成する際のマ
スクの位置合わせ精度も数ミクロン以内としなければな
らず、パワーデバイスとしてはかなりの厳密さが要求さ
れるものである。このようにIGBTにP++層５を付加する
ことにより素子特性は向上するが、製造工数が増し、な
おかつ困難なプロセスとなるという点で好ましくない問
題がある。
本発明は上述の点に鑑みてなされたものであり、その目
的は従来のマスクを用いて高濃度P++層を形成する方法
に代り、マスクを用いることなくセルフアラインにより
精度よく高濃度P++層を形成し、ラッチアップの発生を
防止したIGBTを効率よく製造する方法を提供することに
ある。
的は従来のマスクを用いて高濃度P++層を形成する方法
に代り、マスクを用いることなくセルフアラインにより
精度よく高濃度P++層を形成し、ラッチアップの発生を
防止したIGBTを効率よく製造する方法を提供することに
ある。
本発明の伝導度変調型MOSFETは次の手順にしたがって第
１導電型の高不純物濃度半導体層と第１導電型半導体ウ
エルを形成するものである。
１導電型の高不純物濃度半導体層と第１導電型半導体ウ
エルを形成するものである。
（ｉ）第１導電型半導体基板上に第２導電型半導体層，
ゲート酸化膜，多結晶半導体層および絶縁膜をこの順に
形成する。
ゲート酸化膜，多結晶半導体層および絶縁膜をこの順に
形成する。
（ii）前記絶縁膜上に第１のレジストを塗布した後、こ
のレジストの一部を除去して形成した第１の窓部により
前記絶縁膜を選択除去し、第２の窓部を形成する。
のレジストの一部を除去して形成した第１の窓部により
前記絶縁膜を選択除去し、第２の窓部を形成する。
（iii）前記両窓部により前記多結晶半導体層を選択除
去し、第３の窓部を形成する。
去し、第３の窓部を形成する。
（iv）前記各窓部により前記第２導電型半導体層に第１
導電型半導体ウエルを形成する不純物を導入した後、前
記第１のレジストを全て除去する。
導電型半導体ウエルを形成する不純物を導入した後、前
記第１のレジストを全て除去する。
（ｖ）前記第2,第３の窓部により前記第２導電型半導体
層に第１導電型半導体ベース層を形成する不純物を導入
する。
層に第１導電型半導体ベース層を形成する不純物を導入
する。
（vi）高温ドライブを行ない前記第１導電型半導体ウエ
ルおよび前記第１導電型半導体ベース層を形成する。
ルおよび前記第１導電型半導体ベース層を形成する。
（vii）前記第2,第３の窓部により前記ベース層に第１
導電型の高不純物濃度半導体層を形成する不純物を導入
した後、表面に露出したゲート酸化膜前記第２の窓部を
有する絶縁膜を全て除去する。
導電型の高不純物濃度半導体層を形成する不純物を導入
した後、表面に露出したゲート酸化膜前記第２の窓部を
有する絶縁膜を全て除去する。
（viii）前記ベース層表面に第２のレジストを塗布し、
前記第３の窓部からこのベース層に第２導電型半導体ソ
ース層を形成する不純物を選択的に導入する。
前記第３の窓部からこのベース層に第２導電型半導体ソ
ース層を形成する不純物を選択的に導入する。
（ix）前記第２のレジストを除去した後、多結晶半導体
層上に絶縁層を形成する熱処理過程により第１導電型の
高不純物濃度半導体層と第２導電型半導体ソース層とを
同時に拡散形成する。
層上に絶縁層を形成する熱処理過程により第１導電型の
高不純物濃度半導体層と第２導電型半導体ソース層とを
同時に拡散形成する。
前述のごとくIGBTではP+ウエルおよびラッチアップ防止
用のP++層は従来のフオトマスクを用いて形成していた
が、本発明の方法はこれら半導体層の形成位置精度をあ
げ、製造工数を低減させるものであり、従来のようにフ
オトマスクを用いることなく、ゲートとなるポリシリコ
ン層の上に低温酸化膜とレジストをこの順に堆積した
後、レジスト，低温酸化膜，ポリシリコン層の順に窓明
けしてこれら３段階の層をマスクとし、順次不純物をイ
オン注入してまずP+ウエルとＰベース層を形成した後、
レジストのみを除去して同じ窓部から不純物をイオン注
入してP++層を形成するという方法であるから、別のレ
ジストマスクなどを用いずにセルフアラインによって形
成されるP++層は高精度に得られて素子特性を向上さ
せ、またP+ウエルの拡散時間も省略される。
用のP++層は従来のフオトマスクを用いて形成していた
が、本発明の方法はこれら半導体層の形成位置精度をあ
げ、製造工数を低減させるものであり、従来のようにフ
オトマスクを用いることなく、ゲートとなるポリシリコ
ン層の上に低温酸化膜とレジストをこの順に堆積した
後、レジスト，低温酸化膜，ポリシリコン層の順に窓明
けしてこれら３段階の層をマスクとし、順次不純物をイ
オン注入してまずP+ウエルとＰベース層を形成した後、
レジストのみを除去して同じ窓部から不純物をイオン注
入してP++層を形成するという方法であるから、別のレ
ジストマスクなどを用いずにセルフアラインによって形
成されるP++層は高精度に得られて素子特性を向上さ
せ、またP+ウエルの拡散時間も省略される。
以下本発明を実施例に基づき説明する。
第１図，第２図，第３図は本発明のプロセスを順を追っ
て示した工程図であり、第４図と共通部分に同一符号を
用いてある。まずIGBT製造プロセスの極く初期のよく知
られた工程は省略し、P+基板１上に高抵抗N-層2,ゲート
酸化膜7,ゲートとなるポリシリコン層８を符号順に堆積
形成した第１図（ａ）から出発する。以下このポリシリ
コン層８の上に絶縁膜として約380℃の低温で形成する
酸化膜〔以下これをLTO（Low Tempe-rature Oxidizatio
n Film）と略称する〕17を形成する。この酸化膜17は通
常の熱酸化膜でもよいが、本発明では半導体層の結晶欠
陥や接合位置のずれなどが発生するのを避けるために、
この製造プロセスにおける高温処理をできるだけ少くす
けるということからLTOを用いている〔第１図
（ｂ）〕。次にこのLTO17の上に第１のレジスト18を塗
布し〔第１図（ｃ）〕、フオトマスクを用いてこのレジ
スト18を部分的に除去して窓明けし、第１の窓部19を形
成する。〔第１図（ｄ）〕。次いでポリシリコン層８と
LTO17との選択比のよい弗酸系のエッチング液を用いて
ウエットエッチングによりLTO17を窓明けし、第２の窓
部を形成する〔第２図（ｅ）〕。この状態でLTO17とレ
ジスト18をマスクとしてポリシリコン層８を選択エッチ
ングする。このエッチングは等方性エッチングの可能な
SF6ガスを用いたバレル式のドライエッチングを行なう
ことにより、第２図（ｆ）に示すような形状の第３の窓
部21を形成することができる。次にそれぞれ共通の窓部
を有するポリシリコン層8,LTO17,第１のレジスト18の３
段階のマスクによりP+ウエルを形成するためのボロンの
イオン注入を行なう。このイオン注入を矢印で示し、注
入されたボロンを22で表わす〔第２図（ｇ）〕。続いて
第１のレジスト18を全て除去した後、Ｐベース層を形成
するためのボロンのイオン注入を（ｇ）と同様に行な
う。このイオン注入を矢印で示し、注入されたボロンを
22aで表わす〔第２図（ｈ）〕。この後高温ドライブを
行なうことによりイオン注入されたボロン22,22aは拡散
して第４図に示したP+ウエル３およびＰベース層４が形
成される〔第３図（ｉ）〕。さらにP++層を形成するた
めのボロンをイオン注入する。（ｈ）（ｉ）と同様イオ
ン注入を矢印で示し、注入されたボロンを22bで表わし
てある〔第３図（ｊ）〕。引き続きLTO17と第３の窓部2
1により表面に露出している部分のゲート酸化膜７とを
エッチング除去した後、第２のレジスト23を塗布し、こ
のレジスト23とポリシリコン層８をマスクとしてN+ソー
ス層を形成するための砒素をイオン注入する。これまで
と同様にイオン注入を矢印で示し、注入された砒素を24
で表わす〔第３図（ｋ）〕。この状態で表面を覆うPSG
膜を形成しフオトエッチングにより窓明けし、熱処理を
施すことにより第４図のPSG絶縁層９を形成するが、こ
の熱処理により、先にイオン注入されたボロン22bと砒
素24が拡散し、第４図に示したP++層とN+ソース層６と
が同時に形成されるのである。〔第３図（ｌ）〕。
て示した工程図であり、第４図と共通部分に同一符号を
用いてある。まずIGBT製造プロセスの極く初期のよく知
られた工程は省略し、P+基板１上に高抵抗N-層2,ゲート
酸化膜7,ゲートとなるポリシリコン層８を符号順に堆積
形成した第１図（ａ）から出発する。以下このポリシリ
コン層８の上に絶縁膜として約380℃の低温で形成する
酸化膜〔以下これをLTO（Low Tempe-rature Oxidizatio
n Film）と略称する〕17を形成する。この酸化膜17は通
常の熱酸化膜でもよいが、本発明では半導体層の結晶欠
陥や接合位置のずれなどが発生するのを避けるために、
この製造プロセスにおける高温処理をできるだけ少くす
けるということからLTOを用いている〔第１図
（ｂ）〕。次にこのLTO17の上に第１のレジスト18を塗
布し〔第１図（ｃ）〕、フオトマスクを用いてこのレジ
スト18を部分的に除去して窓明けし、第１の窓部19を形
成する。〔第１図（ｄ）〕。次いでポリシリコン層８と
LTO17との選択比のよい弗酸系のエッチング液を用いて
ウエットエッチングによりLTO17を窓明けし、第２の窓
部を形成する〔第２図（ｅ）〕。この状態でLTO17とレ
ジスト18をマスクとしてポリシリコン層８を選択エッチ
ングする。このエッチングは等方性エッチングの可能な
SF6ガスを用いたバレル式のドライエッチングを行なう
ことにより、第２図（ｆ）に示すような形状の第３の窓
部21を形成することができる。次にそれぞれ共通の窓部
を有するポリシリコン層8,LTO17,第１のレジスト18の３
段階のマスクによりP+ウエルを形成するためのボロンの
イオン注入を行なう。このイオン注入を矢印で示し、注
入されたボロンを22で表わす〔第２図（ｇ）〕。続いて
第１のレジスト18を全て除去した後、Ｐベース層を形成
するためのボロンのイオン注入を（ｇ）と同様に行な
う。このイオン注入を矢印で示し、注入されたボロンを
22aで表わす〔第２図（ｈ）〕。この後高温ドライブを
行なうことによりイオン注入されたボロン22,22aは拡散
して第４図に示したP+ウエル３およびＰベース層４が形
成される〔第３図（ｉ）〕。さらにP++層を形成するた
めのボロンをイオン注入する。（ｈ）（ｉ）と同様イオ
ン注入を矢印で示し、注入されたボロンを22bで表わし
てある〔第３図（ｊ）〕。引き続きLTO17と第３の窓部2
1により表面に露出している部分のゲート酸化膜７とを
エッチング除去した後、第２のレジスト23を塗布し、こ
のレジスト23とポリシリコン層８をマスクとしてN+ソー
ス層を形成するための砒素をイオン注入する。これまで
と同様にイオン注入を矢印で示し、注入された砒素を24
で表わす〔第３図（ｋ）〕。この状態で表面を覆うPSG
膜を形成しフオトエッチングにより窓明けし、熱処理を
施すことにより第４図のPSG絶縁層９を形成するが、こ
の熱処理により、先にイオン注入されたボロン22bと砒
素24が拡散し、第４図に示したP++層とN+ソース層６と
が同時に形成されるのである。〔第３図（ｌ）〕。
以上が本発明に係る製造プロセスであるが、その後は導
電性金属の蒸着などにより、ソース電極10,ゲート電極1
1,ドレイン電極12をそれぞれ形成し、第４図の構造と同
じ伝導度変調型MOSFETを得ることができる。
電性金属の蒸着などにより、ソース電極10,ゲート電極1
1,ドレイン電極12をそれぞれ形成し、第４図の構造と同
じ伝導度変調型MOSFETを得ることができる。
なおIGBTとパワーMOSFETとは細部の寸法は異なるが、基
本的な素子構造はほとんど同じであり、ドレイン側にソ
ースと逆導電形の領域を付加するか否かでこれら両者が
分けられる。したがって本発明の製造方法は当然のこと
ながらパワーMOSFETに対しても適用可能である。
本的な素子構造はほとんど同じであり、ドレイン側にソ
ースと逆導電形の領域を付加するか否かでこれら両者が
分けられる。したがって本発明の製造方法は当然のこと
ながらパワーMOSFETに対しても適用可能である。
IGBTを製造する際、従来素子の構造上P+ウエルおよびラ
ッチアップ防止用のP++層を形成するのにフオトマスク
を必要としたが、本発明では実施例で述べたように、こ
れらの半導体層をLTOとレジストを用いたセルフアライ
ンによってＰベース層の有効な位置に極めて高精度に形
成することができ、しかもP+ウエルおよびP++層形成の
ためのフオトマスクが不要となり、したがってそのフオ
トエッチング工程が無しで済み、またP+ウエル形成のド
ライブ時間も省略できることから、加工精度が向上する
のに加えて工程が単純になるという大きな効果を有す
る。P++層の加工精度の向上はラッチアップ抑制に寄与
するものであるが、さらにN+ソース層の形成に対しても
従来高温ドライブで形成される酸化膜とゲート酸化膜を
適当な厚さまでエッチングした後、この残された酸化膜
をスクリーンとして砒素をイオン注入していたのに対
し、本発明の方法によれば、酸化膜をすべて除去した後
に砒素の注入を行なうので従来法に比べてＰベース層の
砒素によるダメージのために寄生トランジスタ（第５図
14）のリーク電流が大きく、電位差が大きくならないと
いう点からもラッチアップを起こし難いIGBTを得ること
ができる。
ッチアップ防止用のP++層を形成するのにフオトマスク
を必要としたが、本発明では実施例で述べたように、こ
れらの半導体層をLTOとレジストを用いたセルフアライ
ンによってＰベース層の有効な位置に極めて高精度に形
成することができ、しかもP+ウエルおよびP++層形成の
ためのフオトマスクが不要となり、したがってそのフオ
トエッチング工程が無しで済み、またP+ウエル形成のド
ライブ時間も省略できることから、加工精度が向上する
のに加えて工程が単純になるという大きな効果を有す
る。P++層の加工精度の向上はラッチアップ抑制に寄与
するものであるが、さらにN+ソース層の形成に対しても
従来高温ドライブで形成される酸化膜とゲート酸化膜を
適当な厚さまでエッチングした後、この残された酸化膜
をスクリーンとして砒素をイオン注入していたのに対
し、本発明の方法によれば、酸化膜をすべて除去した後
に砒素の注入を行なうので従来法に比べてＰベース層の
砒素によるダメージのために寄生トランジスタ（第５図
14）のリーク電流が大きく、電位差が大きくならないと
いう点からもラッチアップを起こし難いIGBTを得ること
ができる。
第１図，第２図，第３図は本発明の方法によるIGBTの製
造工程図、第４図はIGBTの要部構造断面図、第５図は同
じく等価回路図である。 １…P+基板、２…高抵抗N-層、３…P+ウエル、４…Ｐベ
ース層、５…P++高不純物濃度層、６…N+ソース層、７
…ゲート酸化膜、８…ポリシリコンゲート、９…PSG絶
縁層、10…ソース電極、11…ゲート電極、12…ドレイン
電極、13…PNPトランジスタ、14…NPNトランジスタ、17
…絶縁膜（LTO）、18…第１のレジスト、19…第１の窓
部、20…第２の窓部、21…第３の窓部、22,22a,22b…ボ
ロン、23…第２のレジスト、24…砒素。
造工程図、第４図はIGBTの要部構造断面図、第５図は同
じく等価回路図である。 １…P+基板、２…高抵抗N-層、３…P+ウエル、４…Ｐベ
ース層、５…P++高不純物濃度層、６…N+ソース層、７
…ゲート酸化膜、８…ポリシリコンゲート、９…PSG絶
縁層、10…ソース電極、11…ゲート電極、12…ドレイン
電極、13…PNPトランジスタ、14…NPNトランジスタ、17
…絶縁膜（LTO）、18…第１のレジスト、19…第１の窓
部、20…第２の窓部、21…第３の窓部、22,22a,22b…ボ
ロン、23…第２のレジスト、24…砒素。
Claims (2)
- 【請求項１】第１導電型半導体基板と、この基板上に形
成された高抵抗の第２導電型半導体層と、この半導体層
の表面に拡散形成された第１導電型半導体ベース層と、
このベース層直下の前記第２導電型半導体層内に拡散形
成された第１導電型半導体ウエルと、前記ベース層内に
拡散形成された第２導電型半導体ソース層と、このソー
ス層の直下に拡散形成された第１導電型の高不純物濃度
半導体層と、前記ベース層と前記ソース層の横方向の不
純物拡散距離の相違により前記第２導電型半導体層の表
面に形成されるチヤネル領域上にゲート酸化膜を介して
形成された多結晶半導体ゲートと、前記ベース層と前記
ソース層の双方にオーミックコンタクトするソース電極
と、このソース電極と絶縁層により絶縁されて前記ゲー
トに接するゲート電極と、前記基板の裏面に形成された
ドレイン電極とを備えてなる伝導度変調型MOSFETを製造
する方法であって、以下の手順により前記第１導電型の
高不純物濃度半導体層と第１導電型半導体ウエルを形成
することを特徴とする伝導度変調型MOSFETの製造方法。 （ｉ）第１導電型半導体基板上に第２導電型半導体層，
ゲート酸化膜，多結晶半導体層および絶縁膜をこの順に
形成する。 （ii）前記絶縁膜上に第１のレジストを塗布した後、こ
のレジストの一部を除去して形成した第１の窓部により
前記絶縁膜を選択除去し、第２の窓部を形成する。 （iii）前記両窓部により前記多結晶半導体層を選択除
去し、第３の窓部を形成する。 （iv）前記各窓部により前記第２導電型半導体層に第１
導電型半導体ウエルを形成する不純物を導入した後、前
記第１のレジストを全て除去する。 （ｖ）前記第2,第３の窓部により前記第２導電型半導体
層に第１導電型半導体ベース層を形成する不純物を導入
する。 （vi）高温ドライブを行ない前記第１導電型半導体ウエ
ルおよび前記第１導電型半導体ベース層を形成する。 （vii）前記第2,第３の窓部により前記ベース層に第１
導電型の高不純物濃度半導体層を形成する不純物を導入
した後、表面に露出したゲート酸化膜を除去し、前記第
２の窓部を有する絶縁膜を全て除去する。 （viii）前記ベース層表面に第２のレジストを塗布し、
前記第３の窓部からこのベース層に第２導電型半導体ソ
ース層を形成する不純物を選択的に導入する。 （ix）前記第２のレジストを除去した後、多結晶半導体
層上に絶縁層を形成する熱処理過程により第１導電型の
高不純物濃度半導体層と第２導電型半導体ソース層とを
同時に拡散形成する。 - 【請求項２】特許請求の範囲第１項記載の方法において
絶縁膜として低温酸化膜を用いることを特徴とする伝導
度変調型MOSFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050514A JPH0734473B2 (ja) | 1988-03-03 | 1988-03-03 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050514A JPH0734473B2 (ja) | 1988-03-03 | 1988-03-03 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225165A JPH01225165A (ja) | 1989-09-08 |
| JPH0734473B2 true JPH0734473B2 (ja) | 1995-04-12 |
Family
ID=12861082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050514A Expired - Lifetime JPH0734473B2 (ja) | 1988-03-03 | 1988-03-03 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734473B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244429A (ja) * | 1992-12-24 | 1994-09-02 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置及びその製造方法 |
-
1988
- 1988-03-03 JP JP63050514A patent/JPH0734473B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225165A (ja) | 1989-09-08 |
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