JPH01256254A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は４相位相変調信号を復調するための、ＰＬＬ　
（フェーズロックドループ）回路に関するものである。

従来の技術 近年、４相位相変調（以下ＱＰＳＫと略称する）信号の
復調方式として、ＰＬＬ回路が利用されるようになって
きた。

以下、従来のＰＬＬ回路について説明する。

第３図はＰＬＬ回路のブロック図で、１はＱＰＳＫ信号
入力端子、２は電圧制御発振器（ＶＣＯ）、移相器、６
は乗算器■、７はローパスフィルタ■、８及び９は復調
信号出力端子、１ｏは従来の誤差信号発生回路、１１は
積分器、１０１は差動増幅器Ｉ、１０２は加算器Ｉ、１
０３は差動増幅器■、１０４は加算器■、１０５は差動
増幅器■、１０６は加算器■、１０７は差動増幅器■で
ある。

第４図は従来のＰＬＬ回路の誤差信号発生回路で、１２
は信号入力端子、１３はロ移相信号入力端子、１４及び
１５は位相誤差信号出力端子、１１−１２−　Ｉ３−１
４は電流源、Ｖｌ−Ｖ２−ｖ３・Ｖ４は電圧源、ｖ５は
電源電圧であり、Ｑｌ・Ｏ２は差動増幅器１．Ｏ３・Ｏ
４・Ｒ１・Ｒ２は差動増幅器■、Ｏ５・Ｏ６・Ｒ３・Ｒ
４は差動増幅器■、Ｏ７・Ｏ８・Ｒ５・Ｒ６は差動増幅
器■をそれぞれ構成し、Ｑ９・ＱＩＯ・Ｑｌｌ・Ｏ１２
は加算器１、Ｏ１３・Ｏ１４・Ｏ１５・Ｏ１６は加算器
■、Ｏ１７・Ｏ１８・Ｏ１９・Ｏ２０は加算器３を構成
し、Ｏ２１・Ｏ２２・Ｏ２３・Ｏ２４は電圧シフト用の
トランジスタ、Ｒ７・Ｒ８・Ｒ９・ＲＩＯ−Ｒ１１・Ｒ
１２は負荷抵抗である。

第５図は位相誤差信号Ｆの概略図である。

以上のように構成された従来のＰＬＬ回路について、以
下その動作を説明する。

まず、信号入力端子１には、被復調波であるＱＰＳＫ信
号Ｓ。

Ｓ＝Ｅ＋Ｃ０８（ωｔ＋θ）　　　・・・・・・（１）
が印加される。ここでωは搬送波周波数、θは位この位
相によって２つのデータを表現する。

一方、ＰＬＬ回路内では、信号Ｓを復調するための基準
信号Ｌ　Ｉ　＋ Ｌｌ＝Ｅ２ＣＯ３（ωｔ＋θ１）　　・・・・・・（２
）をＶＣＯで発生し、この信号Ｌ１と信号Ｓとを乗算器
１３へ印加する。すると両者の積５−ＬＩはＳ−Ｌ＋＝ ・・・・・・（３） であるからこれをローパスフィルタ１４へ印加すると信
号Ｉとして、 ｒ＝Ｅ　　ＣＯ８（θ−θ１） が得られる。

ＬＱ＝Ｅ２Ｓ　　ｉ　ｎ　　（ωｔ＋θ＋）　　　　−
−（５）と信号Ｓとを乗算器■６へ印加し、ローパスフ
ィルタ■７を通すと、同様にして信号Ｑとして、Ｑ＝Ｅ
ｓ　ｉｎ　（θ−０１） が得られる。

この２つの信号Ｑ、Ｉが復調信号で、それぞれ信号出力
端子８，９より取り出される。

また、この２つの信号１．Ｑを誤差信号発生回路１０へ
印加して、位相誤差信号Ｆ。

Ｆ＝Ａｓ　ｉｎ４　（θ−θ＋　）　　　　−”（７）
を得る。この信号Ｆを積分器に印加して得られる電圧を
ＶＣＯへ供給する。この電圧は、ＱＰＳＫ信号ＳとＶＣ
Ｏの発振信号ＬＱとの位相差θ−θ１がｎ・π／４ラジ
アン（ｎは整数）の時にゼロとなる。このときＰＬＬ回
路はロックする。

ＰＬＬ回路が位相ロックする過程を第５図にそって説明
する。

まず、ＶＣＯは信号Ｆの大きさがゼロのときに安定して
発振する構成をとるとすると、位相差θ−０１がａ点の
値である場合、ＶＣＯは安定せる。そして位相差θ−０
１がＴフジアンになった時にｖＣＯが安定して発振する
。

このとき位相差θ−０１は、ＱＰＳＫ信号ＳのＦはこの
４点で大きさがゼロであるから、ｖＣＯは安定して発振
する。すなわちＰＬＬ回路が位相ロックする。

なお、信号Ｆは位相差θ−θ１がｎ・π／４ラジアン（
ｈは整数）のとき大きさがゼロとなるが、アンのときに
のみ安定するように構成する。

次に従来のＰＬＬ回路のうちの誤差信号発生回路におけ
る位相誤差信号Ｆの発生の方法を、第３図及び第４図に
そって説明する。

信号入力端子１２には信号■が、信号入力端子１３には
信号Ｑがそれぞれ印加される。したがって、差動増幅器
１１０１に信号Ｑが、加算器１１０２に信号Ｉが入力さ
れる。差動増幅器■１０１と加算器１１０２は乗算器を
構成するため、加算器１１０２の出力は印加された２つ
の信号！、Ｑの積■・Ｑとなる。

また、信号入力端子１３を経て差動増幅器■へ入力され
た信号Ｑは、同相で加算器■に入力され、信号入力端子
１２を経て差動増幅器■１０６へ入力された信号Ｉは逆
相で加算器■１０４へ入力される。したがって加算器■
の出力は、両信号の差Ｑ−１と加算器１１０２の出力１
−Ｑとの積Ｉ−Ｑ（Ｑ−１）となる。

さらに、加算器■１０６には信号入力端子１２を経て差
動増幅器１１１１０６へ入力された信号Ｉの同相出力と
、信号入力端子１３を経て差動増幅器■１０７へ入力さ
れた信号Ｉの同相出力とが入力されるため、その出力に
は両信号の和Ｑ＋Ｉと加算器■１０４の出力Ｉ−Ｑ・（
Ｑ−１）との積があられれる。

すなわち信号出力端子１４には信号Ｆ＋Ｆ＋＝Ｉ−Ｑ・
（Ｑ−１）・（Ｑ＋　１　）−■・Ｑ・（Ｑ２−１２）
　　　　・・・・・・（８）が得られ、信号出力端子１
５にはその逆相信号が得られる。

ところで、信号Ｉと信号Ｑの積■・Ｑは、・・・・・・
（９） であり、Ｑ２　１２は、 Ｑ２−　ｌ２＝−Ｅ２ｃ　ｏ　ｓ　２　（θ−θ１）・
・・・・・（１０） であるから、信号Ｆ１は、 Ｆ＋＝Ｉ・Ｑ　（Ｑ２−１２） となる。すなわち、この信号Ｆ１が位相誤差信号Ｆであ
る。

ラジアンのときＰＬＬ回路が位相ロックする。

発明が解決しようとする課題 しかしながら、上記従来のＰＬＬ回路における誤差信号
発生回路は、差動増幅器■１０１と加算器Ｉ　１０２．
加算器Ｉ［１０４，加算器■１０６とで１つの乗算器を
構成しており、バイアス電圧をそれぞれに設定しなけれ
ばならない。特に差動増幅器Ｉ［［１０５の出力は加算
器ｌ１１０４．加算器■へ入力するため、逆相出力は差
動増幅器■１０３の出力と、同相出力は差動増幅器■１
０７の出力とそれぞれ動作点電圧を合わせるために別口
路での電圧源を使用しなければならない。結局、従来の
ＰＬＬ回路における誤差信号発生回路の構成では少なく
とも４つの電圧源を設ける必要があった。

本発明は上記従来の問題点を解決するもので、バイアス
用の電圧源の数を減らし、バイアス電圧の設定を容易に
行うことのできる誤差信号発生回路を備えたＰＬＬ回路
を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のＰＬＬ回路は、２つ
の信号の積を得る第１の乗算器と、それぞれの信号の絶
対値を出力する回路、その２つの信号の絶対値の差と第
１の乗算器の出力との積を得る第２の乗算器とから構成
される誤差信号発生回路を有している。

作用 この構成によってＰＬＬ回路は誤差信号発生回路の各部
分の入力のバイアス電圧が、そこへ接続される出力の出
力動作点電圧によって決まるため、バイアス電圧源の数
を削減することができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は本発明の一実施例におけるフェーズロックルー
プ回路のブロック図である。第１図において、１６は本
発明の一実施例における誤差信号発生回路、１６１は差
動増幅器Ｖ、１６２は差動増幅器■、１６３は加算器■
、１６４は絶対値検出器Ｉ、１６５は差動増幅器■、１
６６は差動増幅器■、１６７は差動増幅器■、１６８は
絶対値検出器■、１６９は加算器Ｖである。

なお、１はＱＰＳＫ信号入力端子、２　ハＶ　ＣＯ１３
は乗算器［，４はローパスフィルター、５は＝移相器、
６は乗算器■、７はローパスフィルタ■、８及び９は復
調信号出力端子、１１は積分器で、これは従来例の構成
と同じである。

第２図は本発明の一実施例ＰＬＬ回路の構成要素である
誤差信号発生回路である。第２図においてＩ５・■６・
Ｉ７・■８・Ｉ９・１１０・Ｉｌｌ・１１２・１１３・
１１４は電流源、Ｖ６は電圧源、ｖ７は電源電圧であり
、Ｑ２５・Ｑ２６は差動増幅器Ｖ、Ｑ２７・Ｑ２８・Ｒ
１３・Ｒ１４は差動増幅器■、Ｑ２９・Ｑ３０−Ｒ１５
は差動増幅器■、Ｑ３５・Ｑ３６は差動増幅器■、Ｑ３
７・Ｑ３８・Ｒ１６・Ｒ１７は差動増幅器■を構成し、
Ｑ３１・Ｑ３２・Ｑ３３・Ｑ３４は加算器■、Ｑ３９−
Ｑ４０−Ｑ４１−Ｑ４２は加算ｉｖを構成し、Ｑ４３・
Ｑ４４・Ｑ４５′・Ｑ４６はエミッタホロワ用のトラン
ジスタ、Ｒ１８・Ｒ１９・Ｒ２０・Ｒ２１・Ｒ２２・Ｒ
２３・Ｒ２４・Ｒ２５・Ｒ２６・Ｒ２７は負荷抵抗、Ｒ
２８・Ｒ２９・Ｒ３０は電圧シフト用の抵抗である。な
お１２は信号入力端子、１３は７位相信号入力端子、１
４及び１５は誤差信号出力端子で、これは従来例の構成
と同じである。

つぎに、このＰＬＬ回路の動作を説明する。

まず、ＱＰＳＫ信号Ｓ、 ５＝Ｅ１ｃｏｓ　（ωｔ−θ）・・・・・・（１２）と
ｖＣＯの発振信号ＬＩ Ｌ１＝Ｅ２ｃＯ６（ωｔ−θ＋　）　　　−−（１３）
とから２つの復調信号■とＱ １＝Ｅｃｏｓ　（θ−θ＋）　　　　　−−（１４）Ｑ
＝Ｅｓｉｎ（θ−θ＋　）　　　　　−−（１５）を得
て、これらを誤差信号発生回路１６へ印加することによ
り、位相誤差信号Ｆ Ｆ＝Ａｓ　ｉ　ｎ４　（θ−θ＋）　　　　−−（１６
）を得ることによってＰＬＬ回路が位相ロックする点は
従来例におけるＰＬＬ回路と同様である。

次に本実施例において位相誤差信号Ｆを得る方法を第１
図及び第２図にそって説明する。

まず、信号入力端子１２に復調信号■、信号入力端子１
３に復調信号Ｑが印加される。

差動増幅器ｖ１６１には、信号入力端子１２を経て差動
増幅器■１６２へ印加された信号■の同相出力と逆相出
力が印加され、その出力より信号Ｉの同相出力と逆相出
力を加算器■１６３へ入力する。また差動増幅器ｖ１６
９を構成するＱ２５とＱ２６の共通エミッタより信号Ｉ
の絶対値ｌｌｌ１１１＝ＩＥｃｏｓ　（θ−θ１）１　
　・・・・・・（１７）を取り出して差動増幅器■１６
５の構成要素であるトランジスタＱ３０のベースへ印加
する。

また差動増幅器■１６６には、信号入力端子１３を経て
差動増幅器■１６７へ印加された信号Ｑの同相出力と逆
相出力が印加される。そして差動増幅器■１６６を構成
するＱ３５とＱ３６の共通エミッタより信号Ｑの絶対値
ＩＱ＋ ＩＱｌ＝ｌＥｓ　ｉ　ｎ　（θ−θ＋　）　ｌ　　−−
（１８）を取り出して差動増幅器■１６５の構成要素で
あるトランジスタＱ２９のベースへ印加する。

一方、差動増幅器■１６６と加算器■１６３は乗算器を
構成するので、その出力は信号■とＱの積Ｉ−Ｑ ・・・・・・（１９） となり、この信号Ｉ−Ｑが加算器■１６９へ印加される
。

また、差動増幅器■１６５と加算器ｖ１６９とで乗算器
が構成されており、加算器Ｖ１６９には信号１−Ｑが、
差動増幅器■１６５には信号ＩＩＩとＩＱ＋が印加され
ているので出力端子１４からはＦ２＝　Ｉ・Ｑ・（ＩＩ
Ｉ−ＩＱ＋）　　　・・・・・・（２０）なる信号Ｆ２
が得られ、出力端子１５からはその逆相信号が得られる
。

信号ＩＱＩ、ＩＩ＋をフーリエ変換すると、１Ｑｌ＝ｌ
Ｅ　ｃ　ｏ　ｓ　（θ−θ＋）ｌ１１１＝ＩＥｓ　ｉｎ
　（θ−θ＋）ｌとなるのでその差は ｌ１ｌ−ＩＱＩ ＝　−Ｅ　ｌ　−ｃ　ｏ　ｓ　２　（θ−θ＋）”Ｈｃ
ｏｓ６（θ−θ＋　）”　−−ｆに　３ ・・・・・・（２３） であるから、その基本波成分は、 であり、従って出力信号Ｆ２は、 に高調波成分を含む信号となる。この信号Ｆ２が本実施
例ＰＬＬ回路の位相誤差信号Ｆである。

ラジアンのときＰＬＬ回路が位相ロックする。

以上のように本実施例のＰＬＬ回路の誤差信号発生回路
では、それぞれの差動増幅器や加算器の入力は、他の差
動増幅器や加算器の出力になっており、それぞれのバイ
アス電圧は差動増幅器■１６２と差動増幅器■１６７を
除いては各点の出力動作点電圧のみで決まり、他のバイ
アス電圧源を設ける必要がない。

なお、上記実施例では信号入力端子１２を信号が、信号
入力端子１２を７移相信号入力、信号入力端子１３を信
号入力としてもよい。

発明の効果 本発明によれば、ＰＬＬ回路の構成要素のひとつである
誤差信号発生回路において、２つの復調信号の積と、そ
れぞれの絶対値の差との積を得る構成をとったことによ
り、バイアス用の電圧源の数を削減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例ＰＬＬ回路のブロック図、第
２図は本発明の一実施例ＰＬＬ回路の構成要素である誤
差信号発生回路の回路図、第３図は従来のＰＬＬ回路の
ブロック図、第４図は従来のＰＬＬ回路における誤差信
号発生回路の回路図、第５図は位相誤差信号の概略図で
ある。 １・・・・・・ＱＰＳＫ信号入力端子、２・・・・・・
ＶＣ○、３・・・・・・乗算器Ｉ、４・・・・・・ロー
パスフィルタＩ、５・・・・・・口移相器、６・・・・
・・乗算器■、７・・・・・・ローパスフィルタ■、８
・・・・・・復調信号出力端子、９・・・・・・復調信
号出力端子、１０・・・・・・従来例における誤差信号
発生回路、１１・・・・・・積分器、１２・・・・・・
信号入力端子、１３・・・・・・７移相信号入力端子、
１４・・・・・・位相誤差信号出力端子、１５・・・・
・・位相誤差信号出力端子、１６・・・・・・本発明の
一実施例における誤差信号発生回路。 代理人の氏名　弁理士　中尾敏男　ほか１名第４図

Claims (1)

【特許請求の範囲】
1. 　電圧制御発振器（ＶＣＯ）の出力信号と４相変調信号
   の入力信号とを乗算する第１の乗算器と、この第１の乗
   算器の出力信号を第１のローパスフィルタに加え、前記
   ＶＣＯの発振出力信号を（π／２）ラジアン移相するた
   めの（π／２）移相器と、その（π／２）移相器出力信
   号と上記入力信号とを乗算して第２の復調信号を得るた
   めの第２の乗算器と、第２の乗算器の出力信号を第２の
   フィルタに加え、上記第１、第２のローパスフィルタの
   出力から２つの復調信号を加えて乗算し位相誤差信号を
   得るための第３の乗算器と、上記２つの復調信号の絶対
   値を得る第１と第２の絶対値検出器と、その第１、第２
   の絶対値検出器の出力の差と第３の乗算器の出力との積
   を得る第４の乗算器と、この第４の出力に位相誤差信号
   を発生して前記第３の乗算器、第１、第２の絶対値検出
   器および第４の乗算器とで構成される誤差信号発生回路
   と、前記位相誤差信号を積分し、前記ＶＣＯへその出力
   を供給するための積分器とを備えたＰＬＬ回路。