JPH01257365A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01257365A JPH01257365A JP63085858A JP8585888A JPH01257365A JP H01257365 A JPH01257365 A JP H01257365A JP 63085858 A JP63085858 A JP 63085858A JP 8585888 A JP8585888 A JP 8585888A JP H01257365 A JPH01257365 A JP H01257365A
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- capacitor
- film
- cell
- storage node
- poly
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
ＤＲＡＭを構成するスタックト・キャパシタ・セルに関
し。
し。
小さな面積で大きなキャパシタ容量が得られるようにす
ることを目的とし。
ることを目的とし。
半導体基板上の層間絶縁膜中に形成され、半導体基板と
接触すると共に電荷をＮｍするストレージ・ノード、キ
ャパシタ絶縁膜および対向電極をなすセル・プレートの
積層体からなるスタックト・キャパシタ・セルを有する
半導体集積回路’Ｊ置において、ストレージ・ノードは
、その端面に直立した壁部を有する箱型の形状をしてお
り、底面全体および壁部の少な（とも内面に対向してセ
ル・プレートを設けてキャパシタを構成するように構成
する。
接触すると共に電荷をＮｍするストレージ・ノード、キ
ャパシタ絶縁膜および対向電極をなすセル・プレートの
積層体からなるスタックト・キャパシタ・セルを有する
半導体集積回路’Ｊ置において、ストレージ・ノードは
、その端面に直立した壁部を有する箱型の形状をしてお
り、底面全体および壁部の少な（とも内面に対向してセ
ル・プレートを設けてキャパシタを構成するように構成
する。
本発明は、半導体集積回路装置、特にＤＲＡＭを構成す
るスタックト・キャパシタ・セルに関する。
るスタックト・キャパシタ・セルに関する。
ＤＲＡＭは、１個のトランジスタと１個のキャパシタ・
セルからなるメモリ・セルを集積した構造をしている。
セルからなるメモリ・セルを集積した構造をしている。
最近のＤＩ？ＡＭの高集積化の要求に伴い、より小さな
サイズのキャパシタ・セルが必要とされている。
サイズのキャパシタ・セルが必要とされている。
このため、より小さなスペースでキャパシタの容量を大
きくするための手段として、キャパシタ・セルの表面積
を拡げる方法が種々考えられている。
きくするための手段として、キャパシタ・セルの表面積
を拡げる方法が種々考えられている。
この方法を用いた構造として、キャパシタ・セルを半導
体基板の上部に設けたスタックト・キャパシタ・セルが
現在用いられている。
体基板の上部に設けたスタックト・キャパシタ・セルが
現在用いられている。
しかしながら、今後、より高度な微細化に対処するため
には、より微小な領域で充分なキャパシタ容量を得る工
夫が必要とされている。
には、より微小な領域で充分なキャパシタ容量を得る工
夫が必要とされている。
（従来例１）
第１３図は、従来例１を示す図である。
この図は、プレーナ・キャパシタ・セルの例を示してい
る。
る。
第１３図において、３０１は３１基板、３０２はフィー
ルド酸化膜、３０３はソース領域、３０４はドレイン領
域、３０５はゲート電４Ｍ、３０６はボＩＪＳＩＷＪ、
３０７はＣＶＤ −５ｓｏｔｌｌｉ、 ３０ Ｂ
はＮ配線である。
ルド酸化膜、３０３はソース領域、３０４はドレイン領
域、３０５はゲート電４Ｍ、３０６はボＩＪＳＩＷＪ、
３０７はＣＶＤ −５ｓｏｔｌｌｉ、 ３０ Ｂ
はＮ配線である。
Ｓｉ基板３０１は、フィールド酸化膜３０２により各メ
モリ・セルに区画されている。
モリ・セルに区画されている。
メモリ・セル容量のＭＯＳトランジスタは、Ｓｉ基板３
０１の表面に形成された。ソース領域３０３、ドレイン
領域３０４およびゲー）Ｉｉｔ極３０５から構成されて
いる。ゲート電極３０５の材料としては、ポリＳｌ、金
属、金属のシリサイドなどが用いられる。
０１の表面に形成された。ソース領域３０３、ドレイン
領域３０４およびゲー）Ｉｉｔ極３０５から構成されて
いる。ゲート電極３０５の材料としては、ポリＳｌ、金
属、金属のシリサイドなどが用いられる。
メモリ・セル用のキャパシタ・セルは、ポリ５ｉＷＪ３
０６およびＳ１基板３０１をキャパシタ電極として構成
され、電荷は、ＳＩ基板３０１の表面に形成される反転
層に蓄えられる。
０６およびＳ１基板３０１をキャパシタ電極として構成
され、電荷は、ＳＩ基板３０１の表面に形成される反転
層に蓄えられる。
ＤＩ？ＡＭの大容量化と共にそれを構成する素子の微細
化が進んできた。その結果、キャパシタ・セルの面積が
小さくなり、キャパシタ容量も小さくなってきた。
化が進んできた。その結果、キャパシタ・セルの面積が
小さくなり、キャパシタ容量も小さくなってきた。
キャパシタ容量は、センス・アンプのＳ／Ｎ比と耐ソフ
ト・エラーという２つの観点から、ある一定の値以下に
できないため、プレーナ・キャパシタ・セルでは灯心す
ることが困難になってきた。
ト・エラーという２つの観点から、ある一定の値以下に
できないため、プレーナ・キャパシタ・セルでは灯心す
ることが困難になってきた。
そこで、キャパシタの画電極を共にポリシリコンとし、
全体を半導体基板上の層間絶縁膜中に埋め込んだ構造の
スタックト・キャパシタ・セルが用いられるようになっ
てきた。
全体を半導体基板上の層間絶縁膜中に埋め込んだ構造の
スタックト・キャパシタ・セルが用いられるようになっ
てきた。
（従来例２）
第１４図は、従来例２を示す図である。
この図は、スタックト・キャパシタ・セルの例を示して
いる。
いる。
第１４図において、４０１は３１基板、４０２はフィー
ルド酸化膜、４０３はソース領域、４０４はドレイン領
域、４０５はゲート電極、４０６はＣＶ Ｄ−５ｌＯｔ
ｌｌも４０ ？はストレージ・ノードを構成するポリＳ
ｉ層、４０８は５ｉＱ１膜やＳｉ３Ｎ、膜と５ｉｏｔｌ
ｌ！２との２層または３Ｍ３構造をしたキャパシタｍ縁
膜、４０９はセル・プレートを構成するポリＳｉ層、４
１０は層間ｗＡ緑膜を構成するＣＶＤ−５ｉＯ！膜、４
１１はＮ配線である。
ルド酸化膜、４０３はソース領域、４０４はドレイン領
域、４０５はゲート電極、４０６はＣＶ Ｄ−５ｌＯｔ
ｌｌも４０ ？はストレージ・ノードを構成するポリＳ
ｉ層、４０８は５ｉＱ１膜やＳｉ３Ｎ、膜と５ｉｏｔｌ
ｌ！２との２層または３Ｍ３構造をしたキャパシタｍ縁
膜、４０９はセル・プレートを構成するポリＳｉ層、４
１０は層間ｗＡ緑膜を構成するＣＶＤ−５ｉＯ！膜、４
１１はＮ配線である。
ＳＩ基板４０１は、フィールド酸化膜４０２により各メ
モリ・セルに区画されている。
モリ・セルに区画されている。
メモリ・セル用のＭＯＳ）ランジスタは、ｓｔｙ板４０
１０表面に形成された。ソース領域４０３゜ドレイン領
域４０４およびゲート電極４０５から構成されている。
１０表面に形成された。ソース領域４０３゜ドレイン領
域４０４およびゲート電極４０５から構成されている。
ゲート電極４０５の材料としては、ポリ３１．金属、金
属のシリサイドが用いられる。
属のシリサイドが用いられる。
メモリ・セル用のキャパシタ・セルは、ストレージ・ノ
ードを構成するポリＳ１層４０７ 、５ｉＯＪＱや５Ｉ
Ｊ４膜とＳｉ０ｇ膜との２層または３層構造をしたキャ
パシタｌｌ＆ＩＩＱ４ｏａおよびセル・プレートを構成
するポリＳＮ層４０９からなり、１ｒｌｎ絶縁膜である
Ｃ Ｖ Ｄ−３ｉｎｇ膜４１０の中に形成されている。
ードを構成するポリＳ１層４０７ 、５ｉＯＪＱや５Ｉ
Ｊ４膜とＳｉ０ｇ膜との２層または３層構造をしたキャ
パシタｌｌ＆ＩＩＱ４ｏａおよびセル・プレートを構成
するポリＳＮ層４０９からなり、１ｒｌｎ絶縁膜である
Ｃ Ｖ Ｄ−３ｉｎｇ膜４１０の中に形成されている。
従来例２として示したスタックト・キャパシタ・セルで
も、ＤＲＡＭの大容量化が進み、素子の微細化が進むと
キャパシタ容量が不足してくる。
も、ＤＲＡＭの大容量化が進み、素子の微細化が進むと
キャパシタ容量が不足してくる。
したがって、従来のＤＲ八へ川用キャパシタ・セルでは
、キャパシタ容量が充分でないという問題があった。
、キャパシタ容量が充分でないという問題があった。
本発明は、小さな領域で大きなキャパシタ容量が得られ
るキャパシタ・セルを有するＤＩ？ＡＭからなる半導体
集積回路装置を提供することを目的とする。
るキャパシタ・セルを有するＤＩ？ＡＭからなる半導体
集積回路装置を提供することを目的とする。
上記の目的を達成するために１本発明の半導体集積回路
装置は、半導体基板上の層間絶縁膜中に形成され、半導
体基板と接触すると共に電荷を蓄積するストレージ・ノ
ード、キャパシタ絶縁膜および対向電極をなすセル・プ
レートの積層体からなるスタックト・キャパシタ・セル
を有する半導体４１Ｊｎ回路装置において、ストレージ
・ノードは。
装置は、半導体基板上の層間絶縁膜中に形成され、半導
体基板と接触すると共に電荷を蓄積するストレージ・ノ
ード、キャパシタ絶縁膜および対向電極をなすセル・プ
レートの積層体からなるスタックト・キャパシタ・セル
を有する半導体４１Ｊｎ回路装置において、ストレージ
・ノードは。
その端面に直立した壁部を有する箱型の形状をしており
、底面全体および壁部の少な（とも内面に対向してセル
・プレートを設けてキャパシタを構成するように構成す
る。
、底面全体および壁部の少な（とも内面に対向してセル
・プレートを設けてキャパシタを構成するように構成す
る。
本発明の半導体集積回路！ａ置を構成するスタックト・
キャパシタ・セルは、半導体基板と接触すると共に電荷
をＭａするストレージ・ノード、キャパシタ絶息１膜お
よび対向電極をなすセル・プレートの積層体からなり、
ストレージ・ノードは。
キャパシタ・セルは、半導体基板と接触すると共に電荷
をＭａするストレージ・ノード、キャパシタ絶息１膜お
よび対向電極をなすセル・プレートの積層体からなり、
ストレージ・ノードは。
その端面に直立した壁部を有する範型の形状をしており
、底面全体および壁部の少なくとも内面に対向してセル
・プレートを設けてキャパシタを構成するようにされて
いる。
、底面全体および壁部の少なくとも内面に対向してセル
・プレートを設けてキャパシタを構成するようにされて
いる。
セル・プレートは、ストレージ・ノードの壁部の内面に
だけ対向して設けてもよいし、ストレージ・ノードの壁
部の内面および外面に対向して設けてもよい、後者の場
合には、キャパシタ容量をより大きくすることができる
。
だけ対向して設けてもよいし、ストレージ・ノードの壁
部の内面および外面に対向して設けてもよい、後者の場
合には、キャパシタ容量をより大きくすることができる
。
このように８本発明のスタックト・キャパシタ・セルは
、ストレージ・ノードの端面に直立した壁部を設けてス
トレージ・ノードを箱状に形成し。
、ストレージ・ノードの端面に直立した壁部を設けてス
トレージ・ノードを箱状に形成し。
壁部の内面または内面および外面をキャパシタとして使
用しているので、キャパシタの表面積が大きくなり、従
来のスタックト・キャパシタ・セルと同じ面積でより大
きなキャパシタ容量を得ることができる。
用しているので、キャパシタの表面積が大きくなり、従
来のスタックト・キャパシタ・セルと同じ面積でより大
きなキャパシタ容量を得ることができる。
（実施例１）
第１図は、実施例１を示す図である。
第１図において、１０１はＳｔ基板、１０２はフィール
ド酸化膜、１０３はソース領域、１０４はドレイン領域
、１０５はゲート電極、１０９はストレージ・ノードを
構成するポリ３１１５．１１１はＳｉ０ｇ膜やＳｉ３Ｎ
、膜とＳｉ０ｇ膜との２Ｗｊまたは３層構造をしたキャ
パシタ絶縁１１Ｑ、１１２はセル・プレートを構成する
ポリＳ［５，１１３は層間絶縁膜を構成すルＣＶ Ｄ−
３ｌＯ諺膜、１１４はＮ配線である。
ド酸化膜、１０３はソース領域、１０４はドレイン領域
、１０５はゲート電極、１０９はストレージ・ノードを
構成するポリ３１１５．１１１はＳｉ０ｇ膜やＳｉ３Ｎ
、膜とＳｉ０ｇ膜との２Ｗｊまたは３層構造をしたキャ
パシタ絶縁１１Ｑ、１１２はセル・プレートを構成する
ポリＳ［５，１１３は層間絶縁膜を構成すルＣＶ Ｄ−
３ｌＯ諺膜、１１４はＮ配線である。
ｓｔＷ！ｆｆ１ｌ Ｏｌハ、 ７４−ルトＭ化ｖ、ｆ
Ｏ２ニ、にり各メモリ・セルに区画されている。
Ｏ２ニ、にり各メモリ・セルに区画されている。
メモリ・セル用のＭＯＳ）ランジスタは、 Ｓｉｌ板１
０１の表面に形成された。ソース領域１０３゜ドレイン
領域１０４およびゲート電極１０５から構成されている
。ゲート電極１０５の材料としては、ポリＳ１．金属、
金属のシリサイドなどが用いられる。
０１の表面に形成された。ソース領域１０３゜ドレイン
領域１０４およびゲート電極１０５から構成されている
。ゲート電極１０５の材料としては、ポリＳ１．金属、
金属のシリサイドなどが用いられる。
メモリ・セル用のキャパシタ・セルは、ストレージ・ノ
ードを構成するポリＳｉ居１０９ 、 Ｓｉ０ｇ膜や５
ｋｓＮａ膜と５ｉｌｌ膜との２７！または３ｊＩ構造を
したキャパシタ絶縁ＹＡｌ １１およびセＪし・プレー
トを構成するポリｓｔｙ ｔ ｌ ２から構成され、Ｆ
Ｊ層間絶縁膜構成するＣＶＤ−３ｉＯオ膜１１３の中に
形成されている。
ードを構成するポリＳｉ居１０９ 、 Ｓｉ０ｇ膜や５
ｋｓＮａ膜と５ｉｌｌ膜との２７！または３ｊＩ構造を
したキャパシタ絶縁ＹＡｌ １１およびセＪし・プレー
トを構成するポリｓｔｙ ｔ ｌ ２から構成され、Ｆ
Ｊ層間絶縁膜構成するＣＶＤ−３ｉＯオ膜１１３の中に
形成されている。
ストレージ・ノードを構成するポリ５ｉｌｌ １０９は
、その端面において直立する壁部を有しており。
、その端面において直立する壁部を有しており。
これに対向してセル・プレートを構成するポリＳｉ層１
１２が設けられているので、キャパシタの表面積を大き
くすることができ、従来のスタックト・キャパシタ・セ
ルと同一の面積でより大きなキャパシタ容Ｖを得ること
ができる。
１２が設けられているので、キャパシタの表面積を大き
くすることができ、従来のスタックト・キャパシタ・セ
ルと同一の面積でより大きなキャパシタ容Ｖを得ること
ができる。
次に２本実施例のスタックト・キャパシタ・セルの製造
方法を説明する。
方法を説明する。
第３図〜第８図は、第１図に至る各製造工程を示す図で
ある。
ある。
第３図〜第８図および第１図を用いて９本実施例のスタ
ックト・キャパシタ・セルの製造方法を説明する。
ックト・キャパシタ・セルの製造方法を説明する。
・工程ｌ、第３図参照
Ｓｉ基板１０１の表面にＬＯＣＯ３法により素子分離領
域であるフィールド酸化膜１０２を形成し。
域であるフィールド酸化膜１０２を形成し。
拡散またはイオン注入によりソース領域１０３およびド
レイン領域１０４を形成する。
レイン領域１０４を形成する。
次いで、ゲート酸化膜を形成した後、ポリＳｌ。
高融点金属、高融点金属のシリサイド、高融点金属のポ
リサイドなどをゲート酸化股上に堆積し。
リサイドなどをゲート酸化股上に堆積し。
バターニングを行い、ゲート電極ｌＯ５を形成する。
その後、ＣＶＤ法によりＳｉ０ｇ膜を全面に堆積した後
、異方性エツチングによりゲート電極１０５および他の
配線の周囲を眉間絶縁膜を構成するＣＶ Ｄ −５ｉｌ
ｌ膜１０Ｇで覆う。
、異方性エツチングによりゲート電極１０５および他の
配線の周囲を眉間絶縁膜を構成するＣＶ Ｄ −５ｉｌ
ｌ膜１０Ｇで覆う。
・工程２．第４図参照
ｓ＋２５板１０１０表面全体にレジストを平ｉｌ＋に塗
布した後、マスクによりストレージ・ノードを形成する
部分のレジスト１０７だけを残す。
布した後、マスクによりストレージ・ノードを形成する
部分のレジスト１０７だけを残す。
ストレージ・ノードの壁部の高さは、レジスト１０７の
厚さによって決められる。
厚さによって決められる。
・工程３．第５図参照
全面に塗布法によりスピンオングラス（Ｓ。
Ｇ）１０８を塗布し、全面を平坦にする。
次いで、エッチバックによりレジスト１０７上のスピン
オングラス（ＳＯＧ）をエツチングしてレジスト１０７
を露出させた後、レジスト１０７を過硫酸により除去す
る。
オングラス（ＳＯＧ）をエツチングしてレジスト１０７
を露出させた後、レジスト１０７を過硫酸により除去す
る。
・工程４．第６図参照
ストレージ・ノードとドレイン領域１０４とのコンタク
トをとるために、ドレイン領域１０４の上部のＳｉ基板
１０１の表面を露出させてから、ストレージ・ノードと
なるポリＳｔ層１０９を気相成長法により堆積する。
トをとるために、ドレイン領域１０４の上部のＳｉ基板
１０１の表面を露出させてから、ストレージ・ノードと
なるポリＳｔ層１０９を気相成長法により堆積する。
その後、全面にＳＯＧまたはレジスト１１０を塗布する
。
。
・工程５．第７図参照
ＳＯＧまたはレジスト１１Ｏ（第６図）をエッチバック
してＳＯＧ １０８の上のポリＳ１層を露出させた後、
この部分のポリＳｉ層を選択的にエツチングして除去す
る。
してＳＯＧ １０８の上のポリＳ１層を露出させた後、
この部分のポリＳｉ層を選択的にエツチングして除去す
る。
・工程６．第８図参照
ストレージ・ノード用のポリ５ｉＷＪ１０９の外面およ
び内面が露出したところで、ポリＳｉＭ！ｌ１０９の表
面にキャパシタ絶縁膜ｉｌｌを形成する。キャパシタ絶
縁膜１１１としては、熱ＳＩＯ！膜や５ｔＳ１膜とＳｉ
Ｏ□膜との２Ｎ膜や３層膜がもちいられる。
び内面が露出したところで、ポリＳｉＭ！ｌ１０９の表
面にキャパシタ絶縁膜ｉｌｌを形成する。キャパシタ絶
縁膜１１１としては、熱ＳＩＯ！膜や５ｔＳ１膜とＳｉ
Ｏ□膜との２Ｎ膜や３層膜がもちいられる。
キャパシタ絶縁１ｔｔｔを形成した後、セル・プレート
用のポリ５１１１１２を堆積し、セル・プレートのパタ
ーニングを行う。
用のポリ５１１１１２を堆積し、セル・プレートのパタ
ーニングを行う。
その後、５ＯＧＩＱＢ （第７図）を除去する。
ＳＯＧ １０８をウェット・エツチングする場合。
ＳＯｏ １０８中のリンの濃度を予め高くしておくと５
層間絶縁膜であるＣ Ｖ Ｄ −５ｌｏｔ膜」０６との
選択比を大きくすることができる。したがって。
層間絶縁膜であるＣ Ｖ Ｄ −５ｌｏｔ膜」０６との
選択比を大きくすることができる。したがって。
ＳＯＧ １０８をエツチングにより除去し°Ｃも層間Ｉ
！ｌ縁膜であるＣｖＤ−３ｉ島膜１０６を残すことがで
きる。また、ｃｖｏ−ｓｔｏｗ膜１０６の申または上部
に５ｔ１Ｎ、膜などの８１６膜との選択比の高い物質が
あるとエツチングが行いやす（なる。
！ｌ縁膜であるＣｖＤ−３ｉ島膜１０６を残すことがで
きる。また、ｃｖｏ−ｓｔｏｗ膜１０６の申または上部
に５ｔ１Ｎ、膜などの８１６膜との選択比の高い物質が
あるとエツチングが行いやす（なる。
・工程７．第１図参照
ＣＶＤ法により眉間絶縁膜を構成する５ｉｏＪ欠１１３
を堆積した後、ソース領域１０３とＮ配線ｌ１４とのコ
ンタクトをとる。
を堆積した後、ソース領域１０３とＮ配線ｌ１４とのコ
ンタクトをとる。
以上により１本実施例のスタックト・キャパシタ・セル
が完成する。
が完成する。
（実施例２）
第２図は、実施例２を示す図である。
第２図において、２０１は８１基板、２０２はフイール
ド酸化膜、２０３はソース領域、２０４はドレイン領域
、２０５はゲート電極、２１０はストレージ・ノードを
構成するポリＳｉｎ、 ２１１はＳｉｎ！膜やＳｉ３
Ｎ、膜とＳｉＯ□膜との２層または３層構造をしたキャ
パシタＸ色録膜、２１２はセル・プレートトを構成する
ポリＳｉ層、２１３は層間絶縁膜を構成するＣ Ｖ Ｄ
−Ｓｉｆｔ膜、２１４はＮ配線である。
ド酸化膜、２０３はソース領域、２０４はドレイン領域
、２０５はゲート電極、２１０はストレージ・ノードを
構成するポリＳｉｎ、 ２１１はＳｉｎ！膜やＳｉ３
Ｎ、膜とＳｉＯ□膜との２層または３層構造をしたキャ
パシタＸ色録膜、２１２はセル・プレートトを構成する
ポリＳｉ層、２１３は層間絶縁膜を構成するＣ Ｖ Ｄ
−Ｓｉｆｔ膜、２１４はＮ配線である。
Ｓｉ基板２０１は、フィールド酸化膜２０２により各メ
モリ・セルに区画されている。
モリ・セルに区画されている。
メモリ・セル用のＭＯＳトランジスタは、Ｓｉｇ仮２０
１の表面に形成された。ソースｔ１域２０３゜ドレイン
領域２０４およびゲート電極２０５から構成されている
。ゲート電極２０５の材料としては、ポリＳｉ、金属、
金属のシリサイドなどが用いられる。
１の表面に形成された。ソースｔ１域２０３゜ドレイン
領域２０４およびゲート電極２０５から構成されている
。ゲート電極２０５の材料としては、ポリＳｉ、金属、
金属のシリサイドなどが用いられる。
メモリ・セル用のキャパシタ・セルは、ストレージ・ノ
ードを構成するポリＳｉ層２１０． Ｓｉ０ｇ膜やＳｉ
３Ｎ、膜と５ｌＯｔ膜との２層または３層構造をしたキ
ャパシタ絶縁膜２１１およびセル・プレートを構成する
ポリＳｉＮ２１２から構成され１層間絶縁膜を構成する
Ｃ Ｖ Ｄ−５ｉｎｓ膜２１３の中に形成されている。
ードを構成するポリＳｉ層２１０． Ｓｉ０ｇ膜やＳｉ
３Ｎ、膜と５ｌＯｔ膜との２層または３層構造をしたキ
ャパシタ絶縁膜２１１およびセル・プレートを構成する
ポリＳｉＮ２１２から構成され１層間絶縁膜を構成する
Ｃ Ｖ Ｄ−５ｉｎｓ膜２１３の中に形成されている。
ストレージ・ノードを構成するポリＳ！１２１０は、そ
の端面において直立する壁部を有しており。
の端面において直立する壁部を有しており。
壁部の内面および外面に対向して、セル・プレートを構
成するポリ５ｉｌｆｆｌ ２１２が設けられているので
、キャパシタの表面積を太き（することができ。
成するポリ５ｉｌｆｆｌ ２１２が設けられているので
、キャパシタの表面積を太き（することができ。
従来のスタックト・キャパシタ・セルと同一の面積でよ
り大きなキャパシタ容量を得ることができる。また、キ
ャパシタ面積は、実施例１のスタックト・キャパシタ・
セルよりも太き（なるので。
り大きなキャパシタ容量を得ることができる。また、キ
ャパシタ面積は、実施例１のスタックト・キャパシタ・
セルよりも太き（なるので。
本実施例のスタックト・キャパシタ・セルは、実施例１
のスタックト・キャパシタ・セルよりもキャパシタ容量
を太き（することができる。
のスタックト・キャパシタ・セルよりもキャパシタ容量
を太き（することができる。
次に０本実施例のスタックト・キャパシタ・セルの製造
方法を説明する。
方法を説明する。
第９図〜第１２図は、第２図に至る各製造工程を示す図
である。
である。
第９図〜第１２図および第２図を用いて９本実施例のス
タックト・キャパシタ・セルの製造方法を説明する。
タックト・キャパシタ・セルの製造方法を説明する。
・工程１．第９図参照
Ｓｉ基板２０１の表面にＬＯＣＯ３法により素子分ＥＩ
９Ｍ域であるフィールド酸化膜２０２を形成し。
９Ｍ域であるフィールド酸化膜２０２を形成し。
拡散またはイオン注入によりソース領域２０３およびド
レイン領域２０４を形成する。
レイン領域２０４を形成する。
次いで、ゲート酸化膜を形成した後、ポリＳｉ。
高融点金属、高融点金属のシリサイド、高融点金属のポ
リサイドなどをゲート酸化膜上に堆積し。
リサイドなどをゲート酸化膜上に堆積し。
パターニングを行い、ゲート電極２０５を形成する。
その後、ＣＶＤ法により５ｉｆｔ膜を全面に堆積した後
、異方性エツチングによりゲート電極２０５および他の
配線の周囲を層間絶縁膜を構成するＣＶ Ｄ−３ｉｆｔ
膜２０６で覆う。
、異方性エツチングによりゲート電極２０５および他の
配線の周囲を層間絶縁膜を構成するＣＶ Ｄ−３ｉｆｔ
膜２０６で覆う。
・工程２．第１Ｏ図参照
表面全体に薄い５ｉＪＪ２０７を堆積する。
次いで、Ｓｉｉ板２０１の表面全体にスピンオングラス
（ＳＯＧ）２０８を平ｔｔｉに塗布した後、全面にレジ
スト２０９を塗布し、ストレージ・ノードを形成する部
分のレジストを除去する。
（ＳＯＧ）２０８を平ｔｔｉに塗布した後、全面にレジ
スト２０９を塗布し、ストレージ・ノードを形成する部
分のレジストを除去する。
ストレージ・ノードの壁部の高さは、５ＯＧ２０８の厚
さによって決められる。
さによって決められる。
・工程３．第１１図参照
レジスト２０９（第１０図）をマスクにして。
ストレージ・ノードを形成する部分の５ＯＧ２０８をエ
ツチングにより除去する。
ツチングにより除去する。
次いで、ストレージ・ノードとドレイン領域２０４との
コンタクトをとるために、ドレイン領域２０４の上部の
Ｓ！基板２０１の表面を露出させてから、ストレージ・
ノードとなるポリ５ｉｌｉ２１Ｇを気相成長法により堆
積する。
コンタクトをとるために、ドレイン領域２０４の上部の
Ｓ！基板２０１の表面を露出させてから、ストレージ・
ノードとなるポリ５ｉｌｉ２１Ｇを気相成長法により堆
積する。
その後、３００２０Ｂをエツチングにより除去する。
・工程４．第１２図参照
ストレージ・ノード用のポリＳｉ層２１０の端面に直立
した壁部の外面および内面が露出したところで、ポリＳ
ｉ層２１０の表面にキャパシタ絶縁膜２１１を形成する
。キャパシタ絶＆を膜２１１は。
した壁部の外面および内面が露出したところで、ポリＳ
ｉ層２１０の表面にキャパシタ絶縁膜２１１を形成する
。キャパシタ絶＆を膜２１１は。
ストレージ・ノード用のポリ５ＩｒＦＪ２１０の底面。
壁部の内面および外面に形成する。キャパシタ絶縁１１
２２１１としては、熱５ｉｆｔ膜やＳｉ３Ｎ、膜とＳｉ
０ｇ膜との２層膜や３層膜が用いられろ。
２２１１としては、熱５ｉｆｔ膜やＳｉ３Ｎ、膜とＳｉ
０ｇ膜との２層膜や３層膜が用いられろ。
・工程５．第２図参照
キャパシタ絶縁１１２２１ｔを形成した後、セル・プレ
ート用のポリＳｉ［２１２を堆積し、セル・プレートの
パターニングを行う。
ート用のポリＳｉ［２１２を堆積し、セル・プレートの
パターニングを行う。
次いで、ＣＶＤ法により層間絶縁膜を構成するＣＶＤ−
３ｉＯ□１１ダ２１３を堆積した後、ソース領域２０３
とＮ配線２１４とのコンタクトをとる。
３ｉＯ□１１ダ２１３を堆積した後、ソース領域２０３
とＮ配線２１４とのコンタクトをとる。
以上により１本実施例のスタックト・キャパシタ・セル
が完成する。
が完成する。
本発明のスタックト・キャパシタ・セルでは。
ストレージ・ノードの端面に直立した壁部の内面または
内面および外面をキャパシタ容量として使用することが
できるので、従来のスタックト・キャパシタ・セルと同
一の面積でより大きなキャパシタ容量を得ることができ
る。
内面および外面をキャパシタ容量として使用することが
できるので、従来のスタックト・キャパシタ・セルと同
一の面積でより大きなキャパシタ容量を得ることができ
る。
したがって、半導体集積回路装置を構成する各素子を微
細化することができるようになる。
細化することができるようになる。
第１図は実施例１を示す図、第２図は実施例２を示す図
、第３図〜第８図は第１図に至るまでの１１造工程を示
す図、第９図〜第１２図は第２図に至るまでの製造工程
を示す図、第１３図は従来例！を示す図、第１４図は従
来例２を示す図である。 第１図において １０１：Ｓｉ基板 １０２８フイールド酸化膜 １０３；ソース領域 １０４ニドレイン領域 １０５８ゲート電極 １０９：ストレージ・ノードを構成するポリＳｉ層 １１１ ： ＳｌＯｍａ＋ ５ｌｓＮ＊ＥＩ ト５ｉｏ
ｔｌｌｆＪ ト（７） ２ Ｎ ＊たは３）！構造をし
たキャパシタ絶縁膜１１２：セル・プレートを構成する
ポリ５ｉｊ５１１３ ： ＮｒｒＩ絶縁膜’ｆｒ ｔｌ
成Ｔ ルＣＶ Ｄ −５ＩＯｄｌｆｉ１１４ｊＮ配線 第２図において ２０１：Ｓｉ基板 ２０２：フィールド酸化膜 ２０３：ソース領域 ２０４；ドレイン領域 ２０５：ゲート電極 ２０９：ストレージ・ノードを構成するポリＳ１層 ２１１ ；Ｓｉｎ、膜やＳｉ３Ｎ、膜とＳｉ０ｇ膜との
２層または３層構造をしたキャパシタ絶縁膜 ２１２：セル・プレートを構成するポリ５ｉ１５２１３
：１間ｖＡ縁膜を構成するＣ Ｖ Ｄ ・Ｓｉｎｇ膜２
１４：／Ｖ配線
、第３図〜第８図は第１図に至るまでの１１造工程を示
す図、第９図〜第１２図は第２図に至るまでの製造工程
を示す図、第１３図は従来例！を示す図、第１４図は従
来例２を示す図である。 第１図において １０１：Ｓｉ基板 １０２８フイールド酸化膜 １０３；ソース領域 １０４ニドレイン領域 １０５８ゲート電極 １０９：ストレージ・ノードを構成するポリＳｉ層 １１１ ： ＳｌＯｍａ＋ ５ｌｓＮ＊ＥＩ ト５ｉｏ
ｔｌｌｆＪ ト（７） ２ Ｎ ＊たは３）！構造をし
たキャパシタ絶縁膜１１２：セル・プレートを構成する
ポリ５ｉｊ５１１３ ： ＮｒｒＩ絶縁膜’ｆｒ ｔｌ
成Ｔ ルＣＶ Ｄ −５ＩＯｄｌｆｉ１１４ｊＮ配線 第２図において ２０１：Ｓｉ基板 ２０２：フィールド酸化膜 ２０３：ソース領域 ２０４；ドレイン領域 ２０５：ゲート電極 ２０９：ストレージ・ノードを構成するポリＳ１層 ２１１ ；Ｓｉｎ、膜やＳｉ３Ｎ、膜とＳｉ０ｇ膜との
２層または３層構造をしたキャパシタ絶縁膜 ２１２：セル・プレートを構成するポリ５ｉ１５２１３
：１間ｖＡ縁膜を構成するＣ Ｖ Ｄ ・Ｓｉｎｇ膜２
１４：／Ｖ配線
Claims (1)
- 【特許請求の範囲】 半導体基板（１０１、２０１）上の層間絶縁膜（１１２
、２１２）中に形成され、半導体基板（１０１、２０１
）と接触すると共に電荷を蓄積するストレージ・ノード
（１０９、２０９）、キャパシタ絶縁膜（１１０、２１
０）および対向電極をなすセル・プレート（１１２、２
１２）の積層体からなるスタックト・キャパシタ・セル
を有する半導体集積回路装置において、 ストレージ・ノード（１０９、２１０）は、その端面に
直立した壁部を有する箱型の形状をしており、底面全体
および壁部の少なくとも内面に対向してセル・プレート
（１１２、２１２）を設けてキャパシタを構成した ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085858A JP2645069B2 (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085858A JP2645069B2 (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9026494A Division JP2875227B2 (ja) | 1997-02-10 | 1997-02-10 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01257365A true JPH01257365A (ja) | 1989-10-13 |
| JP2645069B2 JP2645069B2 (ja) | 1997-08-25 |
Family
ID=13870576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085858A Expired - Lifetime JP2645069B2 (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645069B2 (ja) |
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| US5045899A (en) * | 1989-12-01 | 1991-09-03 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked capacitor structure |
| JPH03257859A (ja) * | 1990-03-07 | 1991-11-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5072270A (en) * | 1989-11-08 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Stacked capacitor type dynamic random access memory |
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| US5381365A (en) * | 1990-01-26 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
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| US6194758B1 (en) | 1997-12-24 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising capacitor and method of fabricating the same |
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-
1988
- 1988-04-07 JP JP63085858A patent/JP2645069B2/ja not_active Expired - Lifetime
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| US8759891B2 (en) | 1997-12-24 | 2014-06-24 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
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| JP2645069B2 (ja) | 1997-08-25 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |