JPS62128168A - 半導体メモリの製造方法 - Google Patents

半導体メモリの製造方法

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JPS62128168A
JPS62128168A JP60267533A JP26753385A JPS62128168A JP S62128168 A JPS62128168 A JP S62128168A JP 60267533 A JP60267533 A JP 60267533A JP 26753385 A JP26753385 A JP 26753385A JP S62128168 A JPS62128168 A JP S62128168A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、微細であって容量か大きなｄＲＡＭ用電荷蓄
積キャパシタの製造方法に関するものである。
〔発明の背景〕
ｄＲＡＭは３年間で４倍という集積度の向上を実現し、
既に主流は６４Ｋから２５６にへと移り、１Ｍビットの
量産も間近い状態にある。この高集積化は、いわゆるス
ケーリング則と呼ばれる素子寸法の微細化によって達成
されてきた。しかし微細化に伴う蓄積容量の減少のため
に、Ｓ／Ｎ比の低下やα線による信号反転等の弊害が顕
在化し、信頼性の上で大きな問題になっている。このた
め蓄積容量を増加させる目的で、基板に堀った溝の側壁
を利用する溝堀り型キャパシタセル（トレンチキャパシ
タセル）やアイ・イー・イー・イー、インターナショナ
ル・エレクトロン・ディバイシス・ミーティング・テク
ニカル・ダイジェスト（Ｉ　Ｅ　Ｅ　ＥＩｎｔ、　　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　Ｔ
ｅｃｈ、　　Ｄｉｇ、　）　ｐｐ　３４８−３５１．　
Ｄｅｃ（１９７８）におけるＫｏｙａｎａｇｉ、　Ｓｕ
ｍａｍｉ。
ＨａｓｈｉｍｏｔｏおよびＡｓｈｉｋａｗａらによる”
　Ｎｏｖｅｌ　ｈｉｇｈｄｅｎｓｉｔｙ、　５ｔａｃｋ
ｅｄ　ｃａｐａｃｉｔｏｒ　ＭＯＳ　　ＲＡＭ”と題す
る文献で論じられている、容量部を積上げ方式にした積
上げ型キャパシタセル（スタックド・キャパシタセル）
などが、従来の平面型キャパシタに代るものとして期待
されるようになってきた。これらのうち、後者の積上げ
型キャパシタは、溝堀り型キャパシタと違って、基板に
微細な溝を堀るという高度な技術を必要としないため、
今後さらに素子の微細化が要求された時のキャパシタ構
造として注目されている。
従来の積上げ型キャパシタを有するｄＲＡＭの断面図を
第３図に示したが、その製造方法を簡単に説明する。ま
ず、単結晶基板ｌ上に素子間を絶縁分離するための酸化
膜２を成長させる。つぎにトランジスタのゲート酸化膜
となる酸化膜３を成長させる。ゲート電極として不純物
を含む多結晶シリコン４を堆積させ、それを加工したの
ち、イオン打込み法等を用いてソース５およびドレイン
６を自己整合的に形成する。つぎに電荷蓄積用キャパシ
タ部を作るために、ドレイン６の領域上に第３図に示す
ように不純物を含む多結晶シリコン８を堆積させる。こ
の時、多結晶シリコン８はゲート電極４や素子間分離用
絶縁膜２の上にも形成されるため、従来の基板平面だけ
を利用する平面型キャパシタ構造に較べて面積を大きく
することができる。なお、ゲート電極４は酸化膜等の絶
縁膜７で覆っている。上記のようにして形成した多結晶
シリコン８の上に酸化膜９を形成し、キャパシタの絶縁
膜にする。この上に、さらに導電体１０を堆積させてキ
ャパシタを完成させている。なお１１は保護膜であり、
１２はワード線電極、１３はデータ線電極、１４はプレ
ート電極を示している。
しかしながら、従来の積上げ型キャパシタセルでは、第
３図に示すように、第１層の多結晶シリコン８の表面し
か利用していないため、特に微細化したセルにおいては
、必ずしも十分な容量が得られているわけではなかった
。
〔発明の目的〕
本発明は、従来の積上げ型ｄＲＡＭセルと等しい・面積
でありながら、蓄積容量が従来よりはるかに大きなキャ
パシタを実現できる電荷蓄積キャパシタの製造方法を得
ることを目的とする。
〔発明の概要〕
本発明は、積上げ型キャパシタを有する電荷蓄積キャパ
シタの製造方法において、第１半導体層である単結晶半
導体基板上に、該半導体基板と異る導電型の第２半導体
層を形成する工程と、上記第２半導体層の上に酸化膜等
の第１絶縁膜を堆積させ、必要部分以外を除去する工程
と、上記第１絶縁膜上に上記第２半導体層と同じ導電型
の第３半導体層を堆積させ、必要部分を残し他を除去す
る工程と、上記第１絶縁膜だけを除去する工程と、上記
第２半導体層および第３半導体層の表面に、酸化膜等の
第２絶縁膜を形成する工程と、上記第２絶縁膜上に第４
半導体層を形成する工程とを有することにより、キャパ
シタの一方の電極となる半導体層に幾つかの凹部および
凸部を設けるため、キャパシタの基板上における占有面
積を増加させることなく、表面積だけを増加させ、電荷
蓄積容量を増すようにした電荷蓄積キャパシタの製造方
法である。
〔発明の実施例〕
つぎに本発明の実施例を図面とともに説明する。
第１図は本発明による電荷蓄積キャパシタの製造方法に
おける第１実施例で、（ａ）　、　ｆｂ）　、　（Ｃ）
　、　（ｄ）　、　（ｅ）。
（ｆ）　、　（ｇ）はそれぞれの工程を示す断面図、第
２図は上記製造方法の第２実施例で、（ａｌ　、　（ｂ
ｌ　、　（Ｃ１、（ｄｌ　。
（ｅ）、（ｆ）はそれぞれの工程を示す断面図である。
なお上記各実施例は説明を簡単にするために、ｄＲＡＭ
のスイッチングトランジスタであるＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ　Ｆｉｅｌｄ　ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏ
ｒ　）は公知の方法によって作製されているものとし、
電荷蓄積用キャパシタ部の製造方法だけを以下に説明す
る。
第１実施例 第１図において、（ａ）に示したＭＯＳＦＥＴは公知の
方法で作製する。ここで、２１は第１半導体装置ある単
結晶半導体基板、２２は素子間分離用酸化膜、２３はゲ
ート酸化膜、２４はゲート電極、２５は層間絶縁膜、２
６はドレイン、２７はソースである。つぎに第１図（ｂ
）に示すように、ドレイン領域２６に接し、しかも、ゲ
ート電極２４と素子間分離酸化膜２２の一部を覆うよう
に、第２半導体層である第１多結晶シリコン２８を公知
ｃ７）　Ｌ　Ｐ　ＣＶ　Ｄ　（Ｌｏｗ　Ｐｒｅｓｓｕｒ
ｅ　Ｃｈｅ−ｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔ
ｉｏｎ　）法を用いて堆積させる。上記第１多結晶シリ
コン２８はドレイン領域２６との間でオーミックな接触
ができるようにするため、上記両者の導電型は一致させ
る必要がある。上記基板の上に第１図ＦＣ＋に示すよう
に、公知の方法により第１絶縁膜であるＳｉ　Ｏ２膜等
の酸化膜２９を堆積させたのち、公知のホトリソグラフ
法およびドライエッチ法等の加工技術を用いて、上記第
１多結晶シリコン２８の一部だけを露出させる。さらに
第１図（ｄ）に示すように、上記第１多結晶シリコン２
８を堆積させたのと同じ技術を用いて、上記酸化膜２９
上に第３半導体層である第２多結晶シリコン３０を堆積
させ、必要部分だけ残して他の第２多結晶シリコン３０
を除去する。なお上記第２多結晶シリコン３０の導電型
は第１多結晶シリコン２８の導電型と同じにする。つぎ
に上記第１絶縁膜である酸化膜２９だけを第１図（ｅ）
に示すように選択的に除去する。第１図（ｅ）に示す横
溝の中にある酸化膜２９まで十分に除去するためには、
完全に等方的なエツチングができる加工方法を用いるこ
とが望ましく、本実施例では弗酸と弗化アンモニウムの
混合液を用いてエツチングした。しかし、等方的な条件
が満されるならばドライエツチング法を用いてもかまわ
ない。
つぎに酸化性雰囲気で高温熱処理を行うことにより、上
記多結晶シリコン２８．３０表表面体にキャパシタの誘
電体となる第２絶縁膜の酸化膜３１を、第１図げ）に示
すように成長させる。そして最後に１第１図（ｇｌに示
すように、キャパシタの一方の電極となる第４半導体層
の第３多結晶シリコン３２を、上記酸化膜３１上の全面
に堆積させてキャパシタを完成する。このとき、公知の
ＬＰＣＶＤ法のように、低圧力下での膜堆積が可能な技
術を用いることによって、第１図げ）に示したような奥
が深い横溝の中にも多結晶シリコン３２を隙間なく埋込
むことができる。
第２実施例 第１図に示した第１実施例と同じように、第１半導体層
である単結晶半導体基板２１に公知の方法でＭＯＳＦＥ
Ｔを作製し、第２図（ａ）に示すようにドレイン領域２
６の上に第２半導体層である第１多結晶シリコン２８を
堆積させ、第２図（ｂ）に示すように第１絶縁膜である
酸化膜３３を堆積させたのち、必要な部分を残して他の
酸化膜を除去した。この上に上記第１多結晶シリコン２
８と同じ導電型の第３半導体層である第２多結晶シリコ
ン３４を堆積させ、。
ドライエツチング法等の異方性エツチングが可能な方法
で上記第２多結晶シリコン３４を除去すると、第２図（
Ｃ１に示すように、いわゆるサイドウオールとして酸化
膜３３の側壁部にだけ第２多結晶シリコン３４が残る。
つぎに第２図（ｄ）に示すように、酸化膜３３だけを除
去し、多結晶シリコン２８．３４の表面を露出させる。
露出した多結晶シリコン２８．３４の表面に、高温酸化
性雰囲気中で第２絶縁膜である酸化膜３５を成長させて
第２図（ｅ）に示すように、キャパシタ用の誘電体膜を
形成する。その後、第２図（ｆ）に示すように、キャパ
シタのもう一方の電極となる第４半導体層として第３多
結晶シリコン３６′を上記酸化膜３５の全面に堆積させ
てキャパシタを完成する。
〔発明の効果〕
上記のように本発明による電荷蓄積キャパシタの製造方
法は、積上げ型キャパシタを有する電荷。
蓄積キャパシタの製造方法において、第１半導体層であ
る単結晶半導体基板上に、該半導体基板と異る導電型の
第２半導体層を形成する工程と、上記第２半導体層の上
に酸化膜等の第１絶縁膜を堆積させ、必要部分以外を除
去する工程と、上記第１絶縁膜上に上記第２半導体層と
同じ導電型の第３半導体層を堆積させ、必要部分を残し
他を除去する工程と、上記第１絶縁膜だけを除去する工
程と、上記第２半導体層および第３半導体層の表面に、
酸化膜等の第２絶縁膜を形成する工程と、上記第２絶縁
膜上に第４半導体層を形成する工程とを有することによ
り、ｄＲＡＭセルにおけるキャパシタの占有面積は同じ
であっても、従来の積上げ型キャパシタセルに較べて大
きな電荷蓄積容量（第１実施例では約３倍、第２実施例
では約１６５倍）が得られる。このため微細なｄＲＡＭ
であってもＳ／Ｎ比が大きく、またキャパシタ下部にで
きる空乏層の面積を小さくできるためα粒子に対する耐
性が強く、信頼性にすぐれた半導体メモリを実現するこ
とが可能になる。
【図面の簡単な説明】 第１図は本発明による電荷蓄積キャパシタの製造方法に
おける第１実施例であり、（ａ）〜（ｇ）はそれぞれの
工程を示す断面図、第２図は上記製造方法の第２実施例
であり、（ａ）〜げ）はそれぞれの工程を示す断面図、
第３図は従来の積上げ型キャパシタセルを示す断面図で
ある。 ２１・・・第１半導体層（基板） ２８・・・第２半導体層 ２９　、３３・・・第１絶縁膜 ３０．３４・・・第３半桿体層 ３１．３５・・・第２絶縁膜 ３２．３６・・・第４半導体層

Claims (2)

    【特許請求の範囲】
  1. （１）積上げ型キャパシタを有する電荷蓄積キャパシタ
    の製造方法において、第１半導体層である単結晶半導体
    基板上に、該半導体基板と異る導電型の第２半導体層を
    形成する工程と、上記第２半導体層の上に酸化膜等の第
    １絶縁膜を堆積させ、必要部分以外を除去する工程と、
    上記第１絶縁膜上に上記第２半導体層と同じ導電型の第
    ３半導体層を堆積させ、必要部分を残し他を除去する工
    程と、上記第１絶縁膜だけを除去する工程と、上記第２
    半導体層および第３半導体層の表面に酸化膜等の第２絶
    縁膜を形成する工程と、上記第２絶縁膜上に第４半導体
    層を形成する工程とを有することを特徴とする電荷蓄積
    キャパシタの製造方法。
  2. （２）上記各工程は、それぞれ少なくとも１回以上行わ
    れることを特徴とする特許請求の範囲第１項に記載した
    電荷蓄積キャパシタの製造方法。
JP60267533A 1985-11-29 1985-11-29 半導体メモリの製造方法 Expired - Lifetime JPH0736437B2 (ja)

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