JPH02254751A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH02254751A JPH02254751A JP1077134A JP7713489A JPH02254751A JP H02254751 A JPH02254751 A JP H02254751A JP 1077134 A JP1077134 A JP 1077134A JP 7713489 A JP7713489 A JP 7713489A JP H02254751 A JPH02254751 A JP H02254751A
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- capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
半導体メモリセルの構造に関し、
実効的なキャパシタ面積を太き（することを目的とし、
ＭＯＳ）ランジスタとＭＯＳキャパシタからなり該キャ
パシタの一方の電極が半導体基板と接続される半導体メ
モリセルにおいて、該電極を構成する第１の導電体層が
該半導体基板と第２の導電体層を介して接続されるよう
に構成する。
パシタの一方の電極が半導体基板と接続される半導体メ
モリセルにおいて、該電極を構成する第１の導電体層が
該半導体基板と第２の導電体層を介して接続されるよう
に構成する。
本発明は半導体メモリセルの構造に関する。
ＤＲＡＭの大容量化の要求に伴い、ＤＲＡＭを構成する
メモリセルの面積をより小さくすることが求められてい
る。
メモリセルの面積をより小さくすることが求められてい
る。
１つのＭＯＳ）ランジスタと１つのＭＯＳキャパシタか
らなるメモリセルは構造が簡単で高集積化に適している
ため、ＤＲＡＭの単位セルとして広く用いられている。
らなるメモリセルは構造が簡単で高集積化に適している
ため、ＤＲＡＭの単位セルとして広く用いられている。
上記メモリセルでは情報の保持に必要な量の電荷が蓄積
されるキャパシタの面積をできるだけ大きくすることが
必要であるが、一方ＤＲＡＭの大規模化を図るためには
メモリセルの面積は小さくしなければならない。このよ
うな要請に応えるためいくつかの方法が提案・実行され
ている。第２図はいわゆるスタックトキャバシタセルと
称されている１トランジスタ１キャパシタ方式のメモリ
セルの構造を示しており、キャパシタ面積を大きくする
上で有効な方法として従来から広く用いられている。同
図において、１は半導体基板、２はフィールド酸化膜、
３は素子領域、４は多結晶ＳＲからなるワード線であり
素子領域３上ではゲート絶縁膜５とともにゲート電極と
して機能する。 ５ａはＣＶＤ酸化膜、６はキャパシタ
電極となる導電体層であり、多結晶Ｓｉによってフィー
ルド酸化膜２及び素子領域３上に広がって形成され、コ
ンタクト領域７上で基板１と接続されている。８は熱酸
化膜、９はもう一方のキャパシタ電極となる導電体層で
あり、多結晶Ｓ’ｘによって形成され熱酸化膜８を隔て
てキャパシタ電極６と対向している。 １０はコンタク
ト８Ｎ域１１上で基板１と接続された導電体層、１２は
ＣＶＤ酸化膜からなる絶縁物層、１３は導電体層ｌＯを
介して基板１と接続されたビット線でありＡＩ配線から
なる。
されるキャパシタの面積をできるだけ大きくすることが
必要であるが、一方ＤＲＡＭの大規模化を図るためには
メモリセルの面積は小さくしなければならない。このよ
うな要請に応えるためいくつかの方法が提案・実行され
ている。第２図はいわゆるスタックトキャバシタセルと
称されている１トランジスタ１キャパシタ方式のメモリ
セルの構造を示しており、キャパシタ面積を大きくする
上で有効な方法として従来から広く用いられている。同
図において、１は半導体基板、２はフィールド酸化膜、
３は素子領域、４は多結晶ＳＲからなるワード線であり
素子領域３上ではゲート絶縁膜５とともにゲート電極と
して機能する。 ５ａはＣＶＤ酸化膜、６はキャパシタ
電極となる導電体層であり、多結晶Ｓｉによってフィー
ルド酸化膜２及び素子領域３上に広がって形成され、コ
ンタクト領域７上で基板１と接続されている。８は熱酸
化膜、９はもう一方のキャパシタ電極となる導電体層で
あり、多結晶Ｓ’ｘによって形成され熱酸化膜８を隔て
てキャパシタ電極６と対向している。 １０はコンタク
ト８Ｎ域１１上で基板１と接続された導電体層、１２は
ＣＶＤ酸化膜からなる絶縁物層、１３は導電体層ｌＯを
介して基板１と接続されたビット線でありＡＩ配線から
なる。
上記のスタックドキャパシタセルはキャパシタ領域をフ
ィールド酸化膜及び素子領域上にまで広げることにより
基板面積を有効に活用してその面積を大きくしたもので
あるが、さらにその面積を大きくするためには以上のよ
うな平面的な構造では限界がある。そのため、絶縁膜の
側壁を利用した立体的な構造にしてキャパシタ面積を広
げる方法が提案されている。
ィールド酸化膜及び素子領域上にまで広げることにより
基板面積を有効に活用してその面積を大きくしたもので
あるが、さらにその面積を大きくするためには以上のよ
うな平面的な構造では限界がある。そのため、絶縁膜の
側壁を利用した立体的な構造にしてキャパシタ面積を広
げる方法が提案されている。
第３図はこのような方法の一例を説明するための断面図
である。同図において第２図と同一のものには同一の番
号を付した。同図にみられるように、導電体Ｎ６を形成
する前に絶縁物層１４を堆積しコンタクト領域７内にエ
ツチングによって窓開けを行う。その後該窓部に多結晶
Ｓｔ層６を形成して基板１と接続させる。絶縁物Ｗ１１
４の厚みを充分大きくしてその側壁をもキャパシタ電極
として利用することによってキャパシタの実効的な面積
を大きくしたものである。
である。同図において第２図と同一のものには同一の番
号を付した。同図にみられるように、導電体Ｎ６を形成
する前に絶縁物層１４を堆積しコンタクト領域７内にエ
ツチングによって窓開けを行う。その後該窓部に多結晶
Ｓｔ層６を形成して基板１と接続させる。絶縁物Ｗ１１
４の厚みを充分大きくしてその側壁をもキャパシタ電極
として利用することによってキャパシタの実効的な面積
を大きくしたものである。
ところがセル面積を小さくするために通常該コンタクト
領域７の面積はできうるかぎり小さな値に設定され、ま
た、この上に堆積される絶縁物層の厚さはキャパシタの
実効面積を大きくするためにてきうるかぎり大きな値に
設定される。従って該絶縁物層１４の窓開けのためには
大きなアスペクト比（第３図中に示したエツチングの深
さｈと幅Ｗの比）のエツチングを行わねばならない。た
とえば第３図におけるコンタクト８Ｎ域７の幅は通常０
．８〜１ｎ程度であり、また、絶縁物層１４の膜厚は３
〜５ｎとなるためエツチングのアスペクト比が４以上の
値となる。しかし、一般にこのようなアスペクト比の大
きなエツチングを行うことは難しくプロセスの信頼性に
問題が生じる。
領域７の面積はできうるかぎり小さな値に設定され、ま
た、この上に堆積される絶縁物層の厚さはキャパシタの
実効面積を大きくするためにてきうるかぎり大きな値に
設定される。従って該絶縁物層１４の窓開けのためには
大きなアスペクト比（第３図中に示したエツチングの深
さｈと幅Ｗの比）のエツチングを行わねばならない。た
とえば第３図におけるコンタクト８Ｎ域７の幅は通常０
．８〜１ｎ程度であり、また、絶縁物層１４の膜厚は３
〜５ｎとなるためエツチングのアスペクト比が４以上の
値となる。しかし、一般にこのようなアスペクト比の大
きなエツチングを行うことは難しくプロセスの信頼性に
問題が生じる。
そこで本発明は、容易なプロセスによりキャパシタ面積
を実効的に大きくすることのできるメモリセルの構造を
提供することを目的とする。
を実効的に大きくすることのできるメモリセルの構造を
提供することを目的とする。
上記課題の解決は、ＭＯＳ）ランジスタとＭＯＳキャパ
シタからなり該キャパシタの一方の電極が半導体基板と
接続される半導体メモリセルにおいて、該電極を構成す
る第１の導電体層が該半導体基板と第２の導電体層を介
して接続されることを特徴とする半導体メモリセルによ
って達成される。
シタからなり該キャパシタの一方の電極が半導体基板と
接続される半導体メモリセルにおいて、該電極を構成す
る第１の導電体層が該半導体基板と第２の導電体層を介
して接続されることを特徴とする半導体メモリセルによ
って達成される。
第１図は本発明に係るメモリセルの断面図を示したもの
である。同図において第３図と同一のものには同一番号
を付した。本発明では、キャパシタ電極を広くするため
の厚い絶縁物層１４を形成する前に同図に示すようにコ
ンタクト領域７上に導電体層１５を予め形成する。この
導電体層１５はフィールド酸化膜２及び素子領域３上に
広げて形成することができる。従って、この上に形成し
た厚い絶縁物層１４の窓開は領域をコンタクト領域７内
に限定する必要はなく、導電体層１５の占める面積内で
あればよい。即ち、該窓開は領域の幅を導電体層１５の
幅近くまで広げることができるため、第３図で示したよ
うな従来方法に比べてエツチングのアスペクト比を格段
に小さくすることができる。
である。同図において第３図と同一のものには同一番号
を付した。本発明では、キャパシタ電極を広くするため
の厚い絶縁物層１４を形成する前に同図に示すようにコ
ンタクト領域７上に導電体層１５を予め形成する。この
導電体層１５はフィールド酸化膜２及び素子領域３上に
広げて形成することができる。従って、この上に形成し
た厚い絶縁物層１４の窓開は領域をコンタクト領域７内
に限定する必要はなく、導電体層１５の占める面積内で
あればよい。即ち、該窓開は領域の幅を導電体層１５の
幅近くまで広げることができるため、第３図で示したよ
うな従来方法に比べてエツチングのアスペクト比を格段
に小さくすることができる。
従ってプロセス上の格別の困難なく容易にキャパシタ面
積を広げることが可能となる。
積を広げることが可能となる。
次に、本発明の実施例につき第１図を参照して説明する
。
。
まず、半導体基板１上で素子領域３を残して熱酸化し、
フィールド酸化膜２を形成する。さらに全面を熱酸化し
た後多結晶Ｓｉ膜を堆積し通常のフォトレジスト法によ
りバターニングしてワード線４を形成する。なお、該多
結晶Ｓｔ膜にはイオン注入法によりリン（Ｐ）を導入し
て低抵抗化する。以下の工程に用いる多結晶Ｓｉ膜にも
同様の処理を施すものとする。ついでＣＶＤ酸化Ｍ５Δ
を堆積してバターニングし、基板１へのコンタクト領域
７を窓開けする。ついで多結晶Ｓｔ膜を堆積し、バター
ニングして導電体層１５を形成する。該導電体層重５は
コンタクト領域７上で基板１と接続され、かつそのパタ
ーンは素子領域３及びフィールド酸化膜２上にも広げて
形成する。さらに全面に厚いＣＶＤ酸化膜からなる絶縁
物層１４を堆積し、先に形成した導電体層１５上に窓開
けする。該窓部はコンタクト領域７より大きな面積を有
する導電体層１５上に開けられるため、従来のように直
接コンタクト領域７内に窓開けする場合に比べてエツチ
ングのアスペクト比を小さくすることができる。ついで
多結晶ＳＬ膜を堆積しバターニングしてキャパシタの一
方の電極を構成する導電体Ｉ′Ｉ６を形成する。
フィールド酸化膜２を形成する。さらに全面を熱酸化し
た後多結晶Ｓｉ膜を堆積し通常のフォトレジスト法によ
りバターニングしてワード線４を形成する。なお、該多
結晶Ｓｔ膜にはイオン注入法によりリン（Ｐ）を導入し
て低抵抗化する。以下の工程に用いる多結晶Ｓｉ膜にも
同様の処理を施すものとする。ついでＣＶＤ酸化Ｍ５Δ
を堆積してバターニングし、基板１へのコンタクト領域
７を窓開けする。ついで多結晶Ｓｔ膜を堆積し、バター
ニングして導電体層１５を形成する。該導電体層重５は
コンタクト領域７上で基板１と接続され、かつそのパタ
ーンは素子領域３及びフィールド酸化膜２上にも広げて
形成する。さらに全面に厚いＣＶＤ酸化膜からなる絶縁
物層１４を堆積し、先に形成した導電体層１５上に窓開
けする。該窓部はコンタクト領域７より大きな面積を有
する導電体層１５上に開けられるため、従来のように直
接コンタクト領域７内に窓開けする場合に比べてエツチ
ングのアスペクト比を小さくすることができる。ついで
多結晶ＳＬ膜を堆積しバターニングしてキャパシタの一
方の電極を構成する導電体Ｉ′Ｉ６を形成する。
該導電体層６は該絶縁物層１４の側面にも形成されてい
るためその表面積を大きくすることができる。
るためその表面積を大きくすることができる。
ついで該多結晶Ｓｉ膜６０表面を酸化してキャパシタを
構成する誘電体となる熱酸化Ｍ８を形成し、さらにこの
上に多結晶Ｓｔ膜９を堆積しバターニングしてキャパシ
タのもう一方の電極を構成する導電体層９とする。
構成する誘電体となる熱酸化Ｍ８を形成し、さらにこの
上に多結晶Ｓｔ膜９を堆積しバターニングしてキャパシ
タのもう一方の電極を構成する導電体層９とする。
以上のようにしてキャパシタを形成した後は第２図で説
明した通常のプロセスにしたがってメモリセルを完成す
ることができる。
明した通常のプロセスにしたがってメモリセルを完成す
ることができる。
以上のように本発明によれば、厚い絶縁物層の側面を利
用してキャパシタ面積を広げる工程をアスペクト比の小
さなエツチングによって行うことができるため、従来に
比べてプロセスが容易となり、大規模ＤＲＡＭを製造す
る上で有益である。
用してキャパシタ面積を広げる工程をアスペクト比の小
さなエツチングによって行うことができるため、従来に
比べてプロセスが容易となり、大規模ＤＲＡＭを製造す
る上で有益である。
第１図は本発明の実施例を示す断面図、第２図及び第３
図は従来例の問題点を示す図、である。 図において、 １は基板、 ２はフィールド酸化膜、 ３は素子領域、 ４はワード線、 ５はゲート酸化膜、 ５ａはＣＶＤ酸化膜、 ６．９はキャパシタ１ｉ掻、 ７．１１はコンタクト領域、 ８は多結晶ＳｔＯ熱酸化膜、 １０は導電体層、 １２．１４は絶縁物層、 １３はビット線、 １５は導電体層、 １６は拡散層、 である。 ７３発明の火施例１１目 寮Ｉ凹 （α）＋面図 （ｂ） Ａ−Ａ釘面図 少１１９１駐ヤ“図
図は従来例の問題点を示す図、である。 図において、 １は基板、 ２はフィールド酸化膜、 ３は素子領域、 ４はワード線、 ５はゲート酸化膜、 ５ａはＣＶＤ酸化膜、 ６．９はキャパシタ１ｉ掻、 ７．１１はコンタクト領域、 ８は多結晶ＳｔＯ熱酸化膜、 １０は導電体層、 １２．１４は絶縁物層、 １３はビット線、 １５は導電体層、 １６は拡散層、 である。 ７３発明の火施例１１目 寮Ｉ凹 （α）＋面図 （ｂ） Ａ−Ａ釘面図 少１１９１駐ヤ“図
Claims (1)
- ＭＯＳトランジスタとＭＯＳキャパシタからなり該キャ
パシタの一方の電極が半導体基板と接続される半導体メ
モリセルにおいて、該電極を構成する第１の導電体層が
該半導体基板と第２の導電体層を介して接続されること
を特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077134A JP3004280B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077134A JP3004280B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254751A true JPH02254751A (ja) | 1990-10-15 |
| JP3004280B2 JP3004280B2 (ja) | 2000-01-31 |
Family
ID=13625336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077134A Expired - Lifetime JP3004280B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004280B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324818B1 (ko) * | 1999-06-30 | 2002-02-28 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369626A (ja) * | 1986-09-11 | 1988-03-29 | Teijin Ltd | ベルト及びその製造方法 |
| JPS63171523A (ja) * | 1987-01-09 | 1988-07-15 | 松下電器産業株式会社 | 電気コ−ヒ沸し器 |
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS63304153A (ja) * | 1987-06-04 | 1988-12-12 | Maakutetsuku Kk | 磁粉探傷用着色磁粉の製造法 |
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
| JPH02219264A (ja) * | 1989-02-20 | 1990-08-31 | Matsushita Electric Ind Co Ltd | Ｄｒａｍセルおよびその製造方法 |
-
1989
- 1989-03-29 JP JP1077134A patent/JP3004280B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369626A (ja) * | 1986-09-11 | 1988-03-29 | Teijin Ltd | ベルト及びその製造方法 |
| JPS63171523A (ja) * | 1987-01-09 | 1988-07-15 | 松下電器産業株式会社 | 電気コ−ヒ沸し器 |
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS63304153A (ja) * | 1987-06-04 | 1988-12-12 | Maakutetsuku Kk | 磁粉探傷用着色磁粉の製造法 |
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
| JPH02219264A (ja) * | 1989-02-20 | 1990-08-31 | Matsushita Electric Ind Co Ltd | Ｄｒａｍセルおよびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324818B1 (ko) * | 1999-06-30 | 2002-02-28 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3004280B2 (ja) | 2000-01-31 |
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