JPS60136380A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60136380A JPS60136380A JP58243830A JP24383083A JPS60136380A JP S60136380 A JPS60136380 A JP S60136380A JP 58243830 A JP58243830 A JP 58243830A JP 24383083 A JP24383083 A JP 24383083A JP S60136380 A JPS60136380 A JP S60136380A
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- JP
- Japan
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- layer
- gate
- impurity
- source
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、超篩速で動作する半導体装置に関するもので
ある。
ある。
ガリウム砒素（ＧａＡｓ ）はその電子の移動度がシリ
コンに比して著しく高く、高速デバイスを作成するに適
した材料である。しかしながら、良仙な絶縁層を形成す
ることが困難であるためにシリコンのようなＭ ０ Ｓ
（Ｍｅｔａｌ−Ｏｘｉｄｅ−８ｅｍｉｃｏｒｍｃｔｏ
ｒ）型の電界効果トランジスタは実現されていない。
コンに比して著しく高く、高速デバイスを作成するに適
した材料である。しかしながら、良仙な絶縁層を形成す
ることが困難であるためにシリコンのようなＭ ０ Ｓ
（Ｍｅｔａｌ−Ｏｘｉｄｅ−８ｅｍｉｃｏｒｍｃｔｏ
ｒ）型の電界効果トランジスタは実現されていない。
ところが近年、絶縁層のかわりに、ドナー不純物を添加
したアルミニウムガリウム砒素ＣＡＡｊａＡｓ）結晶Ｖ
Ｂ）ると、その界面に担体が銹起され軍界効果型卜・ラ
ンジスタが作成できることがわかってぎた。第１図はこ
のトランジスタの動作領域のバンド構造図である。１５
は・電極部、１２は不純物を含有するＡｔＧａＡｓ層、
１１は実質的に不純物を含有しないＧａＡｓ 層である
。又Ｆ はフエルミレベルン示す６第１図において１５
はこの担体であるが二次元的なポテンシャルの中にとじ
込められている。この担体１５は、ＡｔＧａＡｓ （１
２）中のドナー不純物準位（１４功）ら供給され、不純
物乞含有しない（ｊａＡｓ 中を走行するため、イオン
イトしたドナー不純物とは場所的に分離されている。そ
の結果、不純物ボテンシャルによる散乱が著しく減少し
、高移動度が実現できる。しかしながら、この高移動産
の電子を用いてトランジスタを作成する場合、ＡｔＧａ
Ａｓ中に多量のドナーが添加されているために、ゲート
′亀圧が界面領域に有効にかからず、相互コンダクタン
スを下げる結果になってしまう。
したアルミニウムガリウム砒素ＣＡＡｊａＡｓ）結晶Ｖ
Ｂ）ると、その界面に担体が銹起され軍界効果型卜・ラ
ンジスタが作成できることがわかってぎた。第１図はこ
のトランジスタの動作領域のバンド構造図である。１５
は・電極部、１２は不純物を含有するＡｔＧａＡｓ層、
１１は実質的に不純物を含有しないＧａＡｓ 層である
。又Ｆ はフエルミレベルン示す６第１図において１５
はこの担体であるが二次元的なポテンシャルの中にとじ
込められている。この担体１５は、ＡｔＧａＡｓ （１
２）中のドナー不純物準位（１４功）ら供給され、不純
物乞含有しない（ｊａＡｓ 中を走行するため、イオン
イトしたドナー不純物とは場所的に分離されている。そ
の結果、不純物ボテンシャルによる散乱が著しく減少し
、高移動度が実現できる。しかしながら、この高移動産
の電子を用いてトランジスタを作成する場合、ＡｔＧａ
Ａｓ中に多量のドナーが添加されているために、ゲート
′亀圧が界面領域に有効にかからず、相互コンダクタン
スを下げる結果になってしまう。
こ才１を防ぐためには、ＭＯ８枯造０工５に不純物乞添
加しないＡｔＧａＡｓを用いることが望ましい。
加しないＡｔＧａＡｓを用いることが望ましい。
Ｌ、かしながら、ショットキー型のゲートの場合にｌマ
、ソースお工びドレインｍｌ＆と、チャンネルとの間に
はＭ０Ｓ構造の場合とは異なり、間隙ができている。そ
の結果、ＡｚＧａＡｓあるいはＧａＡｓ中にドナー不純
物ン添加しない場合には担体がこの間隙部に肪起されず
、従ってチャンネルとソース・ドレイン１極とを接続す
ることができず、トランジスタとして動作しえない。
、ソースお工びドレインｍｌ＆と、チャンネルとの間に
はＭ０Ｓ構造の場合とは異なり、間隙ができている。そ
の結果、ＡｚＧａＡｓあるいはＧａＡｓ中にドナー不純
物ン添加しない場合には担体がこの間隙部に肪起されず
、従ってチャンネルとソース・ドレイン１極とを接続す
ることができず、トランジスタとして動作しえない。
このような欠点ン除いた半導体装置の例として次の如き
の半導体装置がある。この半導体装置の要点は、このチ
ャンネルとソース・ドレイン電極間の間隙領域の、禁制
帯巾の広いゲート電極側半纏体、上記の例ではＡｔＧａ
Ａｓ中にドナー不純物を導入し、ゲート電極直下のチャ
ンネル部には不純物１に′導入しないことを特徴とする
霜−界効果トランジスタである。かかる構造によって、
１１１チヤンネル近傍のＡｔＧａＡｓ中に散乱中心にな
る不純物がないために、移動度が増大する。 １２１
ＡＢｈＡｓ層をＭＯＳにおける絶縁層と同等の働きを持
たせることができるので、ゲート蹴圧を有効にチャンネ
ル部に印加でき、相互コンダクタンスを増大できること
、（６）間隙部にはドナー不純物から担体が供給される
ので、チャンネル部とソース、ドレイン電極が接続でき
、トランジスタとして作動する等の特徴を有するとして
いる。さらにＡ、ｔにａＡ５お工び（３ａＡｓからなる
ヘテロ構造電界効果トランジスタの場合には、ＧａＡｓ
とＡｔＧａＡｓとの伝導帯の界面での差が約０．３ｅＶ
でるり、ショットキー障壁が約０．６ｅＶ程度である。
の半導体装置がある。この半導体装置の要点は、このチ
ャンネルとソース・ドレイン電極間の間隙領域の、禁制
帯巾の広いゲート電極側半纏体、上記の例ではＡｔＧａ
Ａｓ中にドナー不純物を導入し、ゲート電極直下のチャ
ンネル部には不純物１に′導入しないことを特徴とする
霜−界効果トランジスタである。かかる構造によって、
１１１チヤンネル近傍のＡｔＧａＡｓ中に散乱中心にな
る不純物がないために、移動度が増大する。 １２１
ＡＢｈＡｓ層をＭＯＳにおける絶縁層と同等の働きを持
たせることができるので、ゲート蹴圧を有効にチャンネ
ル部に印加でき、相互コンダクタンスを増大できること
、（６）間隙部にはドナー不純物から担体が供給される
ので、チャンネル部とソース、ドレイン電極が接続でき
、トランジスタとして作動する等の特徴を有するとして
いる。さらにＡ、ｔにａＡ５お工び（３ａＡｓからなる
ヘテロ構造電界効果トランジスタの場合には、ＧａＡｓ
とＡｔＧａＡｓとの伝導帯の界面での差が約０．３ｅＶ
でるり、ショットキー障壁が約０．６ｅＶ程度である。
従って、不純物を添加しないＡｔＧａＡｓを用いた場合
には、ゲート車圧をかげない状態ではチャンネルが形成
されないｈ ｅＸ ２図にこの場合のバンド構造図ビ示
す。１３はやはり市徐部、１２はＡｔＧａＡｓ層、１１
はＧａＡｓ ）ｅｉで、ＦＥはフェルミレベルを示して
いる。第２図の＝ｂ合、ノーマリオフ状態であり、ゲー
トに正の電圧ケかげることによってナヤンネルが形成さ
れる。
には、ゲート車圧をかげない状態ではチャンネルが形成
されないｈ ｅＸ ２図にこの場合のバンド構造図ビ示
す。１３はやはり市徐部、１２はＡｔＧａＡｓ層、１１
はＧａＡｓ ）ｅｉで、ＦＥはフェルミレベルを示して
いる。第２図の＝ｂ合、ノーマリオフ状態であり、ゲー
トに正の電圧ケかげることによってナヤンネルが形成さ
れる。
すなワチ工ンハンスメント型のトランジスタとなる。
本発明の目的は、前記の如ぎ不純物ケ添加したいヘテロ
構造を用いた電界効果トランジスタ（ド凪１）において
、ソース及びドレイン領域になる不純物を導入した領域
の位置及び溝遺な工夫することに工ｊ）、耐圧を向上さ
せかつ製造過程における裕度？大きく歩留シン向上させ
る構造χ提供することにある。
構造を用いた電界効果トランジスタ（ド凪１）において
、ソース及びドレイン領域になる不純物を導入した領域
の位置及び溝遺な工夫することに工ｊ）、耐圧を向上さ
せかつ製造過程における裕度？大きく歩留シン向上させ
る構造χ提供することにある。
本発明に係わる半導体装置は次の様な基本溝底を有する
。
。
即ち、キャリア移送領域を構成するためのへテロ接合を
形成する第１および第２の半導体層と、キャリアの制（
財）手段と、キャリアの送受手段とを少なくとも有する
半導体装置において、前記キャリアの送受手段の間の半
導体ノーには不純物ＹＩＯ”３ α 以下しか含まない領域を有している。
形成する第１および第２の半導体層と、キャリアの制（
財）手段と、キャリアの送受手段とを少なくとも有する
半導体装置において、前記キャリアの送受手段の間の半
導体ノーには不純物ＹＩＯ”３ α 以下しか含まない領域を有している。
本発明はこうし７−半導体装置においてゲート端に対し
てドレイン領域が空乏層の厚さ以上には離れていない如
くに構成するものである。
てドレイン領域が空乏層の厚さ以上には離れていない如
くに構成するものである。
なお、ソースお工びドレインに隣接する電域には１０α
ル 以上含有せしめるのが一般的である。
ル 以上含有せしめるのが一般的である。
この発明の・秘点’Ａ’象、３図の構造のＦＪｇ’ｌ’
ｃｖ例を用いて仇明する。ソースおよびドレイン領域に
なる不純物？導入した領域２４及び２５は、ゲート成極
２８の下部に重なるようにするか又はＪ匿ゲート電極の
端の直下で止まる工５にすることが通常行７Ｊわれでい
る６ （なお、第６図における他の部位は、第４図にお
けるそれと同一符号で示されているので、＊４図の説明
ビ参照され１ζし。）しかし、これらの構造ではゲート
長が極く小さくなった”７１合、ドレ・ｆン耐圧の低下
なもたらす。本発明はへテロ構造の特徴を利用してゲー
”ｔｔ ｈ 瑞トドレイン領域の間に空隙を持たせるこ
とで除かばつる。
ｃｖ例を用いて仇明する。ソースおよびドレイン領域に
なる不純物？導入した領域２４及び２５は、ゲート成極
２８の下部に重なるようにするか又はＪ匿ゲート電極の
端の直下で止まる工５にすることが通常行７Ｊわれでい
る６ （なお、第６図における他の部位は、第４図にお
けるそれと同一符号で示されているので、＊４図の説明
ビ参照され１ζし。）しかし、これらの構造ではゲート
長が極く小さくなった”７１合、ドレ・ｆン耐圧の低下
なもたらす。本発明はへテロ構造の特徴を利用してゲー
”ｔｔ ｈ 瑞トドレイン領域の間に空隙を持たせるこ
とで除かばつる。
この空隙の長さｔが太きすぎると２ｇ１’として動作し
ない。ｔの値としては、ダ乏層の厚さの程度（ｌｉ！Ｉ
Ｊち、実Ｊｈ的に空乏層とみなし得る岸さ）まで大きく
することができる。また、ソース領域２４とゲート′嵯
極の間のＭなりが太ぎいとゲート耐圧が低下するが、こ
れは、不純物を導入した領域を表面ＬＩＩ から遠ざけ、表面での不純物澁度な１０ｃＩｎ程度以下
にすることで解決さｔｔる。以上の工夫により、ドレイ
ン耐ｌｌＥヲ向よさせ、かつ、ゲート′−′極とノース
。ドレイン領域の合せ精度が大幅に緩和されるので、素
子製造の歩留りが＋ａ、＋上する。
ない。ｔの値としては、ダ乏層の厚さの程度（ｌｉ！Ｉ
Ｊち、実Ｊｈ的に空乏層とみなし得る岸さ）まで大きく
することができる。また、ソース領域２４とゲート′嵯
極の間のＭなりが太ぎいとゲート耐圧が低下するが、こ
れは、不純物を導入した領域を表面ＬＩＩ から遠ざけ、表面での不純物澁度な１０ｃＩｎ程度以下
にすることで解決さｔｔる。以上の工夫により、ドレイ
ン耐ｌｌＥヲ向よさせ、かつ、ゲート′−′極とノース
。ドレイン領域の合せ精度が大幅に緩和されるので、素
子製造の歩留りが＋ａ、＋上する。
以下に、この発明を実施例を用いて説明する。
実施例１
第４図１ａｌ〜（ｃｌに主費工程を示す。
半絶縁性ＧａＡｓ基板２１上に、分子線エピタキシー法
乞用いて、不純物ン故意には添加しないＧａＡｓ層（２
２）Ｙ約１７ｊｍ（通常、５０００Ａ 〜’１．５ｔｔ
ｍ程度としている。）を基、Ｖ湿温度８０℃にて成長し
たのち、ＡｔとＧａとの組成比が約０．５：ｕ、７にな
るＡｔＧａＡｓ層［２３）Ｙ １２００Ａ （大略５０
０−５［１０ＤＡの範囲で選択している。）成長させる
（第４図（ａｌ ）ａいずれの層にも不純物は特に添加
しないが＋ ＧａＡｓ層２２中セのドナー濃度は約１Ｘ
１０ ａｎ であつ７′ｃ０上記工ピタキシヤル層上に
、ＣＶＤ法にエリＳｉ０□ｙ２ 約４１］００Ａ成長さ
せ、フォトリングラフィ技術により、ソース及びドレイ
ン領域となるべき部分をエツチングに工ｐ除去したもの
ｔ４０）ｖイオン打込みの際のマスクとして８ｉイオン
３１ Ｙ ７０ ＫｅＶで２Ｘ１０ｃｚ ″′Ｃ：杓込
む。イオン打込みにエリ発生した格子欠陥を上告し、イ
オンを活性化させるために８５０°Ｃで５秒間フラッシ
ュ了ニールした。第４図１ｂｌに２４．２５として示し
たのがこの不純物領域である。イオンの活性化率を高め
るためもつと長い時間アニールする方が望ましいが、Ａ
ｔＧａＡｓ ｅＧａＡｓ界面のボケを防ぎ、また不純物
ｊの拡散を防ぐために上記の条件でアニールは行なって
いる。
乞用いて、不純物ン故意には添加しないＧａＡｓ層（２
２）Ｙ約１７ｊｍ（通常、５０００Ａ 〜’１．５ｔｔ
ｍ程度としている。）を基、Ｖ湿温度８０℃にて成長し
たのち、ＡｔとＧａとの組成比が約０．５：ｕ、７にな
るＡｔＧａＡｓ層［２３）Ｙ １２００Ａ （大略５０
０−５［１０ＤＡの範囲で選択している。）成長させる
（第４図（ａｌ ）ａいずれの層にも不純物は特に添加
しないが＋ ＧａＡｓ層２２中セのドナー濃度は約１Ｘ
１０ ａｎ であつ７′ｃ０上記工ピタキシヤル層上に
、ＣＶＤ法にエリＳｉ０□ｙ２ 約４１］００Ａ成長さ
せ、フォトリングラフィ技術により、ソース及びドレイ
ン領域となるべき部分をエツチングに工ｐ除去したもの
ｔ４０）ｖイオン打込みの際のマスクとして８ｉイオン
３１ Ｙ ７０ ＫｅＶで２Ｘ１０ｃｚ ″′Ｃ：杓込
む。イオン打込みにエリ発生した格子欠陥を上告し、イ
オンを活性化させるために８５０°Ｃで５秒間フラッシ
ュ了ニールした。第４図１ｂｌに２４．２５として示し
たのがこの不純物領域である。イオンの活性化率を高め
るためもつと長い時間アニールする方が望ましいが、Ａ
ｔＧａＡｓ ｅＧａＡｓ界面のボケを防ぎ、また不純物
ｊの拡散を防ぐために上記の条件でアニールは行なって
いる。
なお、上記ドナー不純物としてはＳｌの外にα。
Ｓｎ、Ｔｅ、Ｓｅ、 Ｓ等ン用いることが出来る。大略
１０１３〜１０１ν３の程度Ｙイオン打込みする不純物
濃度はキャリアなどの程度化せしめる必璧があるかに↓
つできまる。
１０１３〜１０１ν３の程度Ｙイオン打込みする不純物
濃度はキャリアなどの程度化せしめる必璧があるかに↓
つできまる。
次にイオン打込層とつながってソースおよびドレイン電
極領域を通常の合金法で形成した。このソースおよびド
レイン領域の形成は、たとえば、Ａｕ−Ｇｅ合金（２０
００人）−Ｎｉ（１５０人）−Ａｕ （３０００人穎定
のところ（２６，２７）に堆積し、水素雰囲気中で４０
０℃、５分間の加熱に工って行なう。
極領域を通常の合金法で形成した。このソースおよびド
レイン領域の形成は、たとえば、Ａｕ−Ｇｅ合金（２０
００人）−Ｎｉ（１５０人）−Ａｕ （３０００人穎定
のところ（２６，２７）に堆積し、水素雰囲気中で４０
０℃、５分間の加熱に工って行なう。
仄いで、所定の部分に金属ｋｔを堆積してゲート電極乞
形成して、４界効果トランジスタ（ＦＥ、Ｔ）乞１乍成
り、た、 このようにして作成したトランジスタは、ＡｔＧａＡｓ
中に２矧１０ｃｍ 程度ドナーを添加して作成した従来
型の選択ドープ・ヘテロ構造電界効果トランジスタに比
して移動度で約１．２倍、相ンコンダクタンスで約２倍
、ドレイン耐圧で１．５倍、ゲート耐圧で２倍の性能が
得られた。
形成して、４界効果トランジスタ（ＦＥ、Ｔ）乞１乍成
り、た、 このようにして作成したトランジスタは、ＡｔＧａＡｓ
中に２矧１０ｃｍ 程度ドナーを添加して作成した従来
型の選択ドープ・ヘテロ構造電界効果トランジスタに比
して移動度で約１．２倍、相ンコンダクタンスで約２倍
、ドレイン耐圧で１．５倍、ゲート耐圧で２倍の性能が
得られた。
ｔｔ オー ）” Ｌ／イン領域とゲート眠極の位置の
相対関係については、ゲート端とドレイン領域の重な９
部分の長さ０−６矧１、また間隙１．ｄｈ２Ｒｎの範囲
で良好な動ｅ「特性を得た。これ１２鯛造工程裕度を増
すものでろ力、製造上の歩留りの向上が期待できる。
相対関係については、ゲート端とドレイン領域の重な９
部分の長さ０−６矧１、また間隙１．ｄｈ２Ｒｎの範囲
で良好な動ｅ「特性を得た。これ１２鯛造工程裕度を増
すものでろ力、製造上の歩留りの向上が期待できる。
不純物ケ添加しないＡｔ（３ａＡｓ Ｊ＠ｊ ２３の代
りにＡｔＧａＡｓ Ｈｔの上に表面を採掘するために不
純物ケ添加した（ＧａＡｇ層ケ重ねたものについても、
同様の良好な動作特性Ｖ得ｆｃ。
りにＡｔＧａＡｓ Ｈｔの上に表面を採掘するために不
純物ケ添加した（ＧａＡｇ層ケ重ねたものについても、
同様の良好な動作特性Ｖ得ｆｃ。
また不純物を添加しないＧａＡｓ Ｊ書２２の代りに不
純物ン添加しない層２２とＰ形又はｎ形の不純物を添加
したＡｔＧａＡｓ又はＧａＡｓ層６０を組合せたものを
用いた場合にも良好な軸部特性を得た。
純物ン添加しない層２２とＰ形又はｎ形の不純物を添加
したＡｔＧａＡｓ又はＧａＡｓ層６０を組合せたものを
用いた場合にも良好な軸部特性を得た。
さらに、半絶縁性のＧａＡｓ基板の代りにｎ形不純物ケ
添加り、たＧａＡｓ基板を用い７ｃ場合にも良好な動作
特性を得た。
添加り、たＧａＡｓ基板を用い７ｃ場合にも良好な動作
特性を得た。
これらの良好な動作特性ケ得１ｃ構造の代表的な例１を
第５図（ａｔ〜（ｅｌに示す。
第５図（ａｔ〜（ｅｌに示す。
第５図における各部の符号は第６図或いは第４図のそれ
と同一部位を示しており、その断面構造でみた配置を示
したものである。なお、第５図（ｃｌおＬびｉｄｌにお
いて６０はｎ形又はＰ形にドープした層、６１はｎ形Ｇ
ａＡｓ基板を示している。
と同一部位を示しており、その断面構造でみた配置を示
したものである。なお、第５図（ｃｌおＬびｉｄｌにお
いて６０はｎ形又はＰ形にドープした層、６１はｎ形Ｇ
ａＡｓ基板を示している。
又、第６図の形態も半導体装置と動作し得る。
以上の説明１・はＣｈＡＢ−（ｘ＆ＡｔＡＢ ン社を用
いた半導体装置の例を月４いたが、１ｎＰ−ＧａｌｎＡ
、ｓＰ糸等のブヒ合物半尋体を用いた半導体装置におい
ても本発明が通用できることはいうまでもない。
いた半導体装置の例を月４いたが、１ｎＰ−ＧａｌｎＡ
、ｓＰ糸等のブヒ合物半尋体を用いた半導体装置におい
ても本発明が通用できることはいうまでもない。
図面の！ｆＨ１Ｊ’ １．Ｃｒａｔ明
ツー１図は従来刃へテロ接合凰゛市界効果トランジスメ
のエネルギーダイヤグラムである。緋２図は本先明に泌
わるトランジスタのエネルギーダイヤグラムな示す。第
６図は木９発明に係るトランジスタの構垣１−Ｊ１面図
、第４図（ａｔ〜ｔｅｌは′１１、昇効果トランジスタ
の就這工程を示す装置動面図である。第５図ｆａｌ〜（
ｄｉは、本発明に係るトランジスタの例を示す断面図、
品６し１（Ｊ半導体装置の例な示す曲面図である。
のエネルギーダイヤグラムである。緋２図は本先明に泌
わるトランジスタのエネルギーダイヤグラムな示す。第
６図は木９発明に係るトランジスタの構垣１−Ｊ１面図
、第４図（ａｔ〜ｔｅｌは′１１、昇効果トランジスタ
の就這工程を示す装置動面図である。第５図ｆａｌ〜（
ｄｉは、本発明に係るトランジスタの例を示す断面図、
品６し１（Ｊ半導体装置の例な示す曲面図である。
２１、、、半絶縁性＋３ａＡｓ基板、２２−ＧａＡｓ
：ｒ−ビタキシ倉ル地、２５・・・Ｊ”ｄに＆Ａｓエピ
イζキシャル層、２４゜２５・・イオン］１込みで尋人
した出不縄物暑有するソース及びドレイン領域、２６．
２７・・・ソース及びドレ・【２６辺１情亀榛、ンｄ・
・ゲート′ぼ柩、２９・・・５ｉ０２ノ曽、３０・・・
ｚｌ形又はｌ〕形にドープＬ、た胎、６１山ｎ形ＧａＡ
ｓ基板。
：ｒ−ビタキシ倉ル地、２５・・・Ｊ”ｄに＆Ａｓエピ
イζキシャル層、２４゜２５・・イオン］１込みで尋人
した出不縄物暑有するソース及びドレイン領域、２６．
２７・・・ソース及びドレ・【２６辺１情亀榛、ンｄ・
・ゲート′ぼ柩、２９・・・５ｉ０２ノ曽、３０・・・
ｚｌ形又はｌ〕形にドープＬ、た胎、６１山ｎ形ＧａＡ
ｓ基板。
第 １ 図
第２図
第 ３ 画
第 ４ 図
第 ５ 図
Claims (1)
- １、 第１の半導体層と第２の半導体層とかへテロ接合
を形成して配され、第１の半導体層の禁止帯幅は第２の
半導体層のそれＬカ小さくなっており、第１の半導体層
と電子的に接続されたソースおよびドレインと、ゲート
電極とを少なくとも有する半導体装置において、少なく
とも前記ソースおよびドレイン間には不純物Ｙ１０ＣＩ
＋１以下しか含まぬ領域を有し旦ゲート端に対してドレ
イン領域が空乏層の厚さ以上には離れていないことを特
徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243830A JPS60136380A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
| EP84116286A EP0146962A3 (en) | 1983-12-26 | 1984-12-24 | Semiconductor device having hetero-structure |
| KR1019840008346A KR850005174A (ko) | 1983-12-26 | 1984-12-26 | 헤테로 구조를 가진 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243830A JPS60136380A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136380A true JPS60136380A (ja) | 1985-07-19 |
Family
ID=17109566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243830A Pending JPS60136380A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0146962A3 (ja) |
| JP (1) | JPS60136380A (ja) |
| KR (1) | KR850005174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251268A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 半導体装置 |
| JPS63187667A (ja) * | 1987-01-30 | 1988-08-03 | Hitachi Ltd | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101396611B1 (ko) * | 2010-04-28 | 2014-05-16 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2497603A1 (fr) * | 1981-01-06 | 1982-07-09 | Thomson Csf | Transistor a faible temps de commutation, de type normalement bloquant |
| JPS5891682A (ja) * | 1981-11-27 | 1983-05-31 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-12-26 JP JP58243830A patent/JPS60136380A/ja active Pending
-
1984
- 1984-12-24 EP EP84116286A patent/EP0146962A3/en not_active Withdrawn
- 1984-12-26 KR KR1019840008346A patent/KR850005174A/ko not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251268A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 半導体装置 |
| JPS63187667A (ja) * | 1987-01-30 | 1988-08-03 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850005174A (ko) | 1985-08-21 |
| EP0146962A2 (en) | 1985-07-03 |
| EP0146962A3 (en) | 1985-10-30 |
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