JPH07283402A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH07283402A JPH07283402A JP6683594A JP6683594A JPH07283402A JP H07283402 A JPH07283402 A JP H07283402A JP 6683594 A JP6683594 A JP 6683594A JP 6683594 A JP6683594 A JP 6683594A JP H07283402 A JPH07283402 A JP H07283402A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- group
- semiconductor layer
- iii
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置とその製造方法に関し、III −Ｖ
族化合物半導体層をゲート絶縁膜に用いるＦＥＴにおい
て、ソース領域とドレイン領域を低抵抗化し、高いゲー
ト耐圧と小さいショートチャネル効果を達成する手段を
提供する。 【構成】 半絶縁性ＧａＡｓ基板１の上に、４５０℃以
上で高温成長III −Ｖ族化合物半導体層（ｉ−ＧａＡ
ｓ）２を、また、４５０℃より低い温度で低温成長III
−Ｖ族化合物半導体層（ＧａＡｓ）３を成長し、両半導
体層にＳｉ（ｎ型）、Ｃ，Ｍｇ，Ｂｅ（ｐ型）等の不純
物をイオン注入し、イオン注入した不純物が高温成長II
I −Ｖ族化合物半導体層内では活性するが、低温成長II
I −Ｖ族化合物半導体層内では活性化しない熱処理を加
え、活性化しない高抵抗の低温成長III −Ｖ族化合物半
導体層３をゲート絶縁膜とし、活性化された低抵抗の高
温成長III −Ｖ族化合物半導体層をソース領域５とドレ
イン領域６とする。
族化合物半導体層をゲート絶縁膜に用いるＦＥＴにおい
て、ソース領域とドレイン領域を低抵抗化し、高いゲー
ト耐圧と小さいショートチャネル効果を達成する手段を
提供する。 【構成】 半絶縁性ＧａＡｓ基板１の上に、４５０℃以
上で高温成長III −Ｖ族化合物半導体層（ｉ−ＧａＡ
ｓ）２を、また、４５０℃より低い温度で低温成長III
−Ｖ族化合物半導体層（ＧａＡｓ）３を成長し、両半導
体層にＳｉ（ｎ型）、Ｃ，Ｍｇ，Ｂｅ（ｐ型）等の不純
物をイオン注入し、イオン注入した不純物が高温成長II
I −Ｖ族化合物半導体層内では活性するが、低温成長II
I −Ｖ族化合物半導体層内では活性化しない熱処理を加
え、活性化しない高抵抗の低温成長III −Ｖ族化合物半
導体層３をゲート絶縁膜とし、活性化された低抵抗の高
温成長III −Ｖ族化合物半導体層をソース領域５とドレ
イン領域６とする。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、III −Ｖ族化合物半導
体を用いた半導体装置とその製造方法に関するものであ
る。
体を用いた半導体装置とその製造方法に関するものであ
る。
【０００２】
【従来の技術】Ｓｉ ＭＯＳＦＥＴよりもさらに高速動
作を実現することができるＦＥＴの研究開発は化合物半
導体ＧａＡｓを中心に盛んに行われている。これはこの
半導体の特徴、特に、電子の移動速度がＳｉに比べて高
いことが主な動機付けとなっている。
作を実現することができるＦＥＴの研究開発は化合物半
導体ＧａＡｓを中心に盛んに行われている。これはこの
半導体の特徴、特に、電子の移動速度がＳｉに比べて高
いことが主な動機付けとなっている。
【０００３】一方、ＧａＡｓ半導体にはＳｉにおけるＳ
ｉＯ2 膜に相当する安定な酸化膜がないため、Ｓｉ Ｍ
ＯＳＦＥＴにおいてゲート構造としてＳｉＯ2 膜を挟ん
だ金属−酸化膜−半導体構造を採用しているのに対し
て、ＧａＡｓ ＦＥＴにおいてはゲート構造として金属
−半導体接合構造を採用している。
ｉＯ2 膜に相当する安定な酸化膜がないため、Ｓｉ Ｍ
ＯＳＦＥＴにおいてゲート構造としてＳｉＯ2 膜を挟ん
だ金属−酸化膜−半導体構造を採用しているのに対し
て、ＧａＡｓ ＦＥＴにおいてはゲート構造として金属
−半導体接合構造を採用している。
【０００４】ところが、この金属−半導体接合構造で
は、電子に対するゲートの障壁が低いため、ゲートを通
して漏れ電流が流れやすく、そのためゲート印加できる
電圧範囲が狭く限られてしまう。そのため、現在までに
ＧａＡｓ ＭＯＳＦＥＴを実現するために数多くの研究
がなされてきたが（例えば、ＩＥＥＥ ＥＤ．２７，ｐ
ｐ．１１４７−１１５５，１９８０，Ｔ．Ｍｉｍｕｒａ
参照）、未だにその目的は達成されていない。
は、電子に対するゲートの障壁が低いため、ゲートを通
して漏れ電流が流れやすく、そのためゲート印加できる
電圧範囲が狭く限られてしまう。そのため、現在までに
ＧａＡｓ ＭＯＳＦＥＴを実現するために数多くの研究
がなされてきたが（例えば、ＩＥＥＥ ＥＤ．２７，ｐ
ｐ．１１４７−１１５５，１９８０，Ｔ．Ｍｉｍｕｒａ
参照）、未だにその目的は達成されていない。
【０００５】また、１９８０年に提案された高速電子移
動度トランジスタ（ＨＥＭＴ）は、ＧａＡｓよりもゲー
ト障壁が高いＡｌＧａＡｓを挟むことによって、印加可
能な電圧範囲を数１００ｍＶ程度広くすることを可能に
したが、３Ｖの障壁をもつＳｉ ＭＯＳＦＥＴに比べ
て、まだゲート漏れ電流を充分に抑制する状態には至っ
ていない。
動度トランジスタ（ＨＥＭＴ）は、ＧａＡｓよりもゲー
ト障壁が高いＡｌＧａＡｓを挟むことによって、印加可
能な電圧範囲を数１００ｍＶ程度広くすることを可能に
したが、３Ｖの障壁をもつＳｉ ＭＯＳＦＥＴに比べ
て、まだゲート漏れ電流を充分に抑制する状態には至っ
ていない。
【０００６】ところで、１９８８年にＭＩＴのＳｍｉｔ
ｈらは、全く別の目的で高抵抗のＧａＡｓ半導体の形成
について研究していた。彼らは、分子線エピタキシャル
結晶成長法（ＭＢＥ成長法）で通常の高温成長温度であ
る６００℃からすれば想像を絶する低い温度（〜２００
℃）での結晶成長を試み、極めて比抵抗の高い層を得る
ことに成功した（ＩＥＥＥ ＥＤＬ−９，ｐ．７７，１
９８８，Ｆ．Ｓｍｉｔｈ）。
ｈらは、全く別の目的で高抵抗のＧａＡｓ半導体の形成
について研究していた。彼らは、分子線エピタキシャル
結晶成長法（ＭＢＥ成長法）で通常の高温成長温度であ
る６００℃からすれば想像を絶する低い温度（〜２００
℃）での結晶成長を試み、極めて比抵抗の高い層を得る
ことに成功した（ＩＥＥＥ ＥＤＬ−９，ｐ．７７，１
９８８，Ｆ．Ｓｍｉｔｈ）。
【０００７】そして、この低温成長ＧａＡｓ（ＬＴ−Ｇ
ａＡｓ）の電気抵抗が高いという性質を利用し、ＦＥＴ
の下に形成して他のＦＥＴとの電気的分離に用いるバッ
ファ層や、ＦＥＴのゲート絶縁膜として用いることの可
能性が試みられた（ＡＰＬ，６０−１６，ｐ．２００
５，Ｌ−Ｗ Ｙｉｎ参照）。
ａＡｓ）の電気抵抗が高いという性質を利用し、ＦＥＴ
の下に形成して他のＦＥＴとの電気的分離に用いるバッ
ファ層や、ＦＥＴのゲート絶縁膜として用いることの可
能性が試みられた（ＡＰＬ，６０−１６，ｐ．２００
５，Ｌ−Ｗ Ｙｉｎ参照）。
【０００８】図７は、従来の低温成長ＧａＡｓを用いた
ＭＩＳＦＥＴの断面構成説明図である。この図は、先に
説明したＹｉｎによって試作された低温成長ＧａＡｓを
用いたＭＩＳＦＥＴの断面構成を示し、この図において
４１は半絶縁ＧａＡｓ基板、４２はアンドープＧａＡｓ
バッファ層、４３はＳｉドープＧａＡｓ層、４４はＡｌ
Ａｓ層、４５は低温成長ＧａＡｓ層、４６はソース電
極、４７はドレイン電極、４８はゲート電極である。
ＭＩＳＦＥＴの断面構成説明図である。この図は、先に
説明したＹｉｎによって試作された低温成長ＧａＡｓを
用いたＭＩＳＦＥＴの断面構成を示し、この図において
４１は半絶縁ＧａＡｓ基板、４２はアンドープＧａＡｓ
バッファ層、４３はＳｉドープＧａＡｓ層、４４はＡｌ
Ａｓ層、４５は低温成長ＧａＡｓ層、４６はソース電
極、４７はドレイン電極、４８はゲート電極である。
【０００９】このＭＩＳＦＥＴは、半絶縁ＧａＡｓ基板
４１の上に、アンドープＧａＡｓバッファ層４２、チャ
ネル層となるｎ型のＳｉドープＧａＡｓ層４３、ＡｌＡ
ｓ層４４、ゲート絶縁膜となる高抵抗の低温成長ＧａＡ
ｓ層４５を順次成長し、ゲート絶縁膜となる高抵抗の低
温成長ＧａＡｓ層４５の上にゲート電極４８を形成し、
ゲート電極の両側のＳｉドープＧａＡｓ層４３に、ソー
ス電極４６とドレイン電極４７を形成して構成されてい
る。
４１の上に、アンドープＧａＡｓバッファ層４２、チャ
ネル層となるｎ型のＳｉドープＧａＡｓ層４３、ＡｌＡ
ｓ層４４、ゲート絶縁膜となる高抵抗の低温成長ＧａＡ
ｓ層４５を順次成長し、ゲート絶縁膜となる高抵抗の低
温成長ＧａＡｓ層４５の上にゲート電極４８を形成し、
ゲート電極の両側のＳｉドープＧａＡｓ層４３に、ソー
ス電極４６とドレイン電極４７を形成して構成されてい
る。
【００１０】Ｙｉｎらは、半導体層としてｎ型のＳｉド
ープＧａＡｓ層４３を用いてディプレーション型のＦＥ
Ｔを製造し、その結果、ゲートの漏れ電流を決めるター
ンオン電圧を充分に大きくすることができることを示し
た。
ープＧａＡｓ層４３を用いてディプレーション型のＦＥ
Ｔを製造し、その結果、ゲートの漏れ電流を決めるター
ンオン電圧を充分に大きくすることができることを示し
た。
【００１１】しかしながら、彼らのＦＥＴは、ゲート長
が極めて長く、またソースゲート間、ゲートドレイン間
の距離も長く、高速動作を考慮した構造ではなかった。
また、そのＦＥＴには、現在Ｓｉ ＭＯＳＦＥＴにおい
て問題となっているショートチャネル効果に対する考慮
も全く払われていなかった。
が極めて長く、またソースゲート間、ゲートドレイン間
の距離も長く、高速動作を考慮した構造ではなかった。
また、そのＦＥＴには、現在Ｓｉ ＭＯＳＦＥＴにおい
て問題となっているショートチャネル効果に対する考慮
も全く払われていなかった。
【００１２】ここで、ＦＥＴのショートチャネル効果に
ついて簡単に説明する。図８は、Ｓｉを用いたＭＯＳＦ
ＥＴの断面構成説明図である。この図において、５１は
シリコン基板、５２はチャネル、５３はゲート絶縁膜、
５４はソース領域、５５はドレイン領域、５６はゲート
電極である。
ついて簡単に説明する。図８は、Ｓｉを用いたＭＯＳＦ
ＥＴの断面構成説明図である。この図において、５１は
シリコン基板、５２はチャネル、５３はゲート絶縁膜、
５４はソース領域、５５はドレイン領域、５６はゲート
電極である。
【００１３】このＳｉを用いたＭＯＳＦＥＴは、シリコ
ン基板５１の表面を熱酸化してゲート絶縁膜５３を形成
し、その上にゲート電極５６を形成し、このゲート電極
５６をマスクにして不純物を導入してソース領域５４と
ドレイン領域５５を形成し、ソース領域５４とドレイン
領域５５に電極を形成して構成される。なお、ソース領
域５４とドレイン領域５５の間のゲート絶縁膜５３の下
にはチャネル５２が形成されている。
ン基板５１の表面を熱酸化してゲート絶縁膜５３を形成
し、その上にゲート電極５６を形成し、このゲート電極
５６をマスクにして不純物を導入してソース領域５４と
ドレイン領域５５を形成し、ソース領域５４とドレイン
領域５５に電極を形成して構成される。なお、ソース領
域５４とドレイン領域５５の間のゲート絶縁膜５３の下
にはチャネル５２が形成されている。
【００１４】このＳｉを用いたＭＯＳＦＥＴにおいて
は、ソース領域とドレイン領域をイオン注入によって形
成されており、その寄生抵抗を低減するため、これらの
領域を充分低抵抗にし、かつ、ゲート耐圧を維持しつつ
ゲートに充分に接近させる構成を採ることが要請され
る。
は、ソース領域とドレイン領域をイオン注入によって形
成されており、その寄生抵抗を低減するため、これらの
領域を充分低抵抗にし、かつ、ゲート耐圧を維持しつつ
ゲートに充分に接近させる構成を採ることが要請され
る。
【００１５】そして、これらの要請に応えるために、製
造工程が極めて煩雑なものとなっている。例えば、絶縁
膜をゲート側壁に設けるいわゆるサイドウォール形成工
程等がその例として挙げられる。
造工程が極めて煩雑なものとなっている。例えば、絶縁
膜をゲート側壁に設けるいわゆるサイドウォール形成工
程等がその例として挙げられる。
【００１６】ここで説明しようとするＳｉ ＭＯＳＦＥ
Ｔにおけるショートチャネル効果は、このソース領域と
ドレイン領域の深さ（通常ジャンクション深さｄj と呼
ばれる）とゲート長ＬG の比ＬG ／ｄj が小さくなるに
つれ、ＦＥＴのしきい値が変動する効果で、チャネル内
の空間電荷のうち、ゲートによらずジャンクションによ
って空乏化してしまう割合が増えるために起こる。した
がって、このショートチャネル効果を防ぐためには、ゲ
ート長を長くする際、ジャンクション深さも浅くしてい
かなければならない。
Ｔにおけるショートチャネル効果は、このソース領域と
ドレイン領域の深さ（通常ジャンクション深さｄj と呼
ばれる）とゲート長ＬG の比ＬG ／ｄj が小さくなるに
つれ、ＦＥＴのしきい値が変動する効果で、チャネル内
の空間電荷のうち、ゲートによらずジャンクションによ
って空乏化してしまう割合が増えるために起こる。した
がって、このショートチャネル効果を防ぐためには、ゲ
ート長を長くする際、ジャンクション深さも浅くしてい
かなければならない。
【００１７】
【発明が解決しようとする課題】本発明は、低温成長Ｇ
ａＡｓ、低温成長ＡｌＧａＡｓ等の低温成長III −Ｖ族
化合物半導体層をＭＩＳＦＥＴのゲート絶縁膜に用いる
ＦＥＴにおいて、ソース領域とドレイン領域を充分に低
抵抗化する構造で、かつＳｉ ＭＯＳＦＥＴのような煩
雑な工程を必要とすることなく、高いゲート耐圧と小さ
いショートチャネル効果を達成できる半導体装置とその
製造方法を提供することを目的とする。
ａＡｓ、低温成長ＡｌＧａＡｓ等の低温成長III −Ｖ族
化合物半導体層をＭＩＳＦＥＴのゲート絶縁膜に用いる
ＦＥＴにおいて、ソース領域とドレイン領域を充分に低
抵抗化する構造で、かつＳｉ ＭＯＳＦＥＴのような煩
雑な工程を必要とすることなく、高いゲート耐圧と小さ
いショートチャネル効果を達成できる半導体装置とその
製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明にかかる半導体装
置においては、III 族元素とＶ族元素とが化学量論的に
平衡状態にあるIII −Ｖ族化合物半導体層と、Ｖ族元素
が過剰に含まれるIII−Ｖ族化合物半導体層とを含み、
該平衡状態にあるIII −Ｖ族化合物半導体層とＶ族元素
が過剰に含まれるIII −Ｖ族化合物半導体層にイオン注
入した不純物を、熱処理によって該平衡状態にあるIII
−Ｖ族化合物半導体層内で選択的に活性化した構造を有
する構成を採用した。
置においては、III 族元素とＶ族元素とが化学量論的に
平衡状態にあるIII −Ｖ族化合物半導体層と、Ｖ族元素
が過剰に含まれるIII−Ｖ族化合物半導体層とを含み、
該平衡状態にあるIII −Ｖ族化合物半導体層とＶ族元素
が過剰に含まれるIII −Ｖ族化合物半導体層にイオン注
入した不純物を、熱処理によって該平衡状態にあるIII
−Ｖ族化合物半導体層内で選択的に活性化した構造を有
する構成を採用した。
【００１９】この場合、平衡状態にあるIII −Ｖ族化合
物半導体層が４５０℃以上の温度で成長した高温成長II
I −Ｖ族化合物半導体層であり、Ｖ族元素が過剰に含ま
れるIII −Ｖ族化合物半導体層が４５０℃より低い温度
で成長した低温成長III −Ｖ族化合物半導体層である構
成を採用することができる。
物半導体層が４５０℃以上の温度で成長した高温成長II
I −Ｖ族化合物半導体層であり、Ｖ族元素が過剰に含ま
れるIII −Ｖ族化合物半導体層が４５０℃より低い温度
で成長した低温成長III −Ｖ族化合物半導体層である構
成を採用することができる。
【００２０】また、この場合、ソース領域とドレイン領
域が平衡状態にあるIII −Ｖ族化合物半導体層およびＶ
族元素が過剰に含まれるIII −Ｖ族化合物半導体層から
なり、該平衡状態にあるIII −Ｖ族化合物半導体層にあ
るIII −Ｖ族化合物半導体層部分のみが低抵抗化された
構造を有する構成を採用することができる。
域が平衡状態にあるIII −Ｖ族化合物半導体層およびＶ
族元素が過剰に含まれるIII −Ｖ族化合物半導体層から
なり、該平衡状態にあるIII −Ｖ族化合物半導体層にあ
るIII −Ｖ族化合物半導体層部分のみが低抵抗化された
構造を有する構成を採用することができる。
【００２１】また、この場合、ゲート絶縁膜とバッファ
層が高抵抗のＶ族元素が過剰に含まれるIII −Ｖ族化合
物半導体層であり、該ゲート絶縁膜とバッファ層に挟ま
れるチャネル層が低抵抗化された平衡状態にあるIII −
Ｖ族化合物半導体層である構成を採用することができ
る。
層が高抵抗のＶ族元素が過剰に含まれるIII −Ｖ族化合
物半導体層であり、該ゲート絶縁膜とバッファ層に挟ま
れるチャネル層が低抵抗化された平衡状態にあるIII −
Ｖ族化合物半導体層である構成を採用することができ
る。
【００２２】また、これらの場合、Ｖ族元素が過剰に含
まれるIII −Ｖ族化合物半導体層がＶ族元素が過剰に含
まれるＧａＡｓ層、ＡｌＧａＡｓ層、ＧａＰ層、ＩｎＧ
ａＰ層、ＩｎＡｌＡｓ層、ＩｎＧａＡｌＡｓ層、また
は、ＩｎＰ層のいずれかである構成を採用することがで
きる。
まれるIII −Ｖ族化合物半導体層がＶ族元素が過剰に含
まれるＧａＡｓ層、ＡｌＧａＡｓ層、ＧａＰ層、ＩｎＧ
ａＰ層、ＩｎＡｌＡｓ層、ＩｎＧａＡｌＡｓ層、また
は、ＩｎＰ層のいずれかである構成を採用することがで
きる。
【００２３】本発明にかかる半導体装置の製造方法にお
いては、下地の上にIII 族元素とＶ族元素とが化学量論
的に平衡状態にあるIII −Ｖ族化合物半導体層を成長す
る工程と、Ｖ族元素が過剰に含まれるIII −Ｖ族化合物
半導体層を成長する工程と、該平衡状態にあるIII −Ｖ
族化合物半導体層とＶ族元素が過剰に含まれるIII −Ｖ
族化合物半導体層に不純物をイオン注入する工程と、注
入された不純物が該平衡状態にあるIII −Ｖ族化合物半
導体層内では活性化されるが、該Ｖ族元素が過剰に含ま
れるIII −Ｖ族化合物半導体層内では活性化されない熱
処理工程を採用した。
いては、下地の上にIII 族元素とＶ族元素とが化学量論
的に平衡状態にあるIII −Ｖ族化合物半導体層を成長す
る工程と、Ｖ族元素が過剰に含まれるIII −Ｖ族化合物
半導体層を成長する工程と、該平衡状態にあるIII −Ｖ
族化合物半導体層とＶ族元素が過剰に含まれるIII −Ｖ
族化合物半導体層に不純物をイオン注入する工程と、注
入された不純物が該平衡状態にあるIII −Ｖ族化合物半
導体層内では活性化されるが、該Ｖ族元素が過剰に含ま
れるIII −Ｖ族化合物半導体層内では活性化されない熱
処理工程を採用した。
【００２４】この場合、平衡状態にあるIII −Ｖ族化合
物半導体層を４５０℃以上の温度で成長し、Ｖ族元素が
過剰に含まれるIII −Ｖ族化合物半導体層を４５０℃よ
り低い温度で成長する工程を採用することができる。
物半導体層を４５０℃以上の温度で成長し、Ｖ族元素が
過剰に含まれるIII −Ｖ族化合物半導体層を４５０℃よ
り低い温度で成長する工程を採用することができる。
【００２５】
【作用】本発明の半導体装置とその製造方法において
は、下地の上に、高温成長III −Ｖ族化合物半導体層と
低温成長III −Ｖ族化合物半導体層を成長し、この高温
成長III −Ｖ族化合物半導体層と低温成長III −Ｖ族化
合物半導体層にＳｉ等の不純物を導入した後に熱処理を
施すことによって、高温成長III −Ｖ族化合物半導体層
内では不純物を活性化することができるが、低温成長II
I −Ｖ族化合物半導体層内ではほとんど活性化すること
ができないという性質、すなわち、高温成長III −Ｖ族
化合物半導体層内と低温成長III −Ｖ族化合物半導体層
内で、導入した不純物がドナーとして働くために必要な
活性化エネルギーが異なるという性質を利用している。
は、下地の上に、高温成長III −Ｖ族化合物半導体層と
低温成長III −Ｖ族化合物半導体層を成長し、この高温
成長III −Ｖ族化合物半導体層と低温成長III −Ｖ族化
合物半導体層にＳｉ等の不純物を導入した後に熱処理を
施すことによって、高温成長III −Ｖ族化合物半導体層
内では不純物を活性化することができるが、低温成長II
I −Ｖ族化合物半導体層内ではほとんど活性化すること
ができないという性質、すなわち、高温成長III −Ｖ族
化合物半導体層内と低温成長III −Ｖ族化合物半導体層
内で、導入した不純物がドナーとして働くために必要な
活性化エネルギーが異なるという性質を利用している。
【００２６】比較的高温で成長したIII −Ｖ族化合物半
導体層は、化学量論的に平衡した状態、すなわちIII 族
元素とＶ族元素とが１：１の割合で結合し、結晶構造を
なしている。しかし、比較的低温で成長したIII −Ｖ族
化合物半導体層には、Ｖ族元素が数％過剰に含まれる。
かかる過剰のＶ族元素は、その後の熱処理によって結晶
内で凝集し、Ｖ族元素の微細な粒状物が多数生じる。こ
のようなＶ族元素の粒状物と結晶層との間には、ショッ
トキーバリアが生ずる。したがって、粒状物の周囲は空
乏層となっている。
導体層は、化学量論的に平衡した状態、すなわちIII 族
元素とＶ族元素とが１：１の割合で結合し、結晶構造を
なしている。しかし、比較的低温で成長したIII −Ｖ族
化合物半導体層には、Ｖ族元素が数％過剰に含まれる。
かかる過剰のＶ族元素は、その後の熱処理によって結晶
内で凝集し、Ｖ族元素の微細な粒状物が多数生じる。こ
のようなＶ族元素の粒状物と結晶層との間には、ショッ
トキーバリアが生ずる。したがって、粒状物の周囲は空
乏層となっている。
【００２７】よって、化学量論的に平衡している場合と
バンド構造が異なっており、不純物がドナーとなって働
くために必要な活性化エネルギーが異なる。したがっ
て、不純物導入後の熱処理条件を適当に選ぶことによっ
て、化学量論的に平衡している層を選択的に活性化する
ことができる。
バンド構造が異なっており、不純物がドナーとなって働
くために必要な活性化エネルギーが異なる。したがっ
て、不純物導入後の熱処理条件を適当に選ぶことによっ
て、化学量論的に平衡している層を選択的に活性化する
ことができる。
【００２８】この場合、高温成長III −Ｖ族化合物半導
体層を４５０℃以上の温度で成長し、低温成長III −Ｖ
族化合物半導体層を４５０℃より低い温度で成長するこ
とによって不純物の活性化エネルギーに差をつけること
ができるが、高温成長III −Ｖ族化合物半導体層を５０
０℃以上の温度で成長し、低温成長III −Ｖ族化合物半
導体層を３５０℃より低い温度で成長すると、不純物の
活性化エネルギーにより大きい差をつけることができ
る。
体層を４５０℃以上の温度で成長し、低温成長III −Ｖ
族化合物半導体層を４５０℃より低い温度で成長するこ
とによって不純物の活性化エネルギーに差をつけること
ができるが、高温成長III −Ｖ族化合物半導体層を５０
０℃以上の温度で成長し、低温成長III −Ｖ族化合物半
導体層を３５０℃より低い温度で成長すると、不純物の
活性化エネルギーにより大きい差をつけることができ
る。
【００２９】図１は、低温成長ＧａＡｓ中の不純物濃度
とホールキャリア濃度の説明図である。この図は、アニ
ール温度を変えた場合の、低温成長ＧａＡｓ中の不純物
濃度とホールキャリア濃度の関係を示している（ＭＲＳ
Ｓｙｍｐ．−２４１，ｐ．５１，Ｗ．Ｊ．Ｓｃｈａｆ
ｆ参照）。この図によると、低温成長したばかりのＧａ
Ａｓ内では導入した不純物が活性化されず（直線ａ）、
ランプアニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ ＲＴＡ）によって２０秒間加熱して７５
０℃でアニールすると（直線ｂ）不純物濃度が高い場合
にはホールキャリア濃度が高くなっている。また、８５
０℃（直線ｃ）、９５０℃（直線ｄ）とアニール温度が
上昇するとともにホールキャリア濃度が高くなってい
る。なお、直線ｅは導入した不純物がすべてホールキャ
リアとなる仮想線を示している。
とホールキャリア濃度の説明図である。この図は、アニ
ール温度を変えた場合の、低温成長ＧａＡｓ中の不純物
濃度とホールキャリア濃度の関係を示している（ＭＲＳ
Ｓｙｍｐ．−２４１，ｐ．５１，Ｗ．Ｊ．Ｓｃｈａｆ
ｆ参照）。この図によると、低温成長したばかりのＧａ
Ａｓ内では導入した不純物が活性化されず（直線ａ）、
ランプアニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ ＲＴＡ）によって２０秒間加熱して７５
０℃でアニールすると（直線ｂ）不純物濃度が高い場合
にはホールキャリア濃度が高くなっている。また、８５
０℃（直線ｃ）、９５０℃（直線ｄ）とアニール温度が
上昇するとともにホールキャリア濃度が高くなってい
る。なお、直線ｅは導入した不純物がすべてホールキャ
リアとなる仮想線を示している。
【００３０】図２は、高温成長ＧａＡｓのアニール温度
とシートキャリア濃度の説明図である。この図は、不純
物のドーズ量を変えた場合の、高温成長ＧａＡｓのアニ
ール温度とシートキャリア濃度の関係を示している（Ｊ
ＡＰ．５４−９，ｐ．４９９８，Ｈ．Ｋｏｈｚｕ参
照）。この図によると、高温成長ＧａＡｓのアニール温
度が変化してもそのシートキャリア濃度は大きく変化せ
ず、ＧａＡｓ内に導入した不純物の１／３程度が活性化
されていることが示されている（曲線ａ，ｂ，ｃ，
ｄ）。なお、この図は、ＧａＡｓに１５０ｋｅＶに加速
したＳｉを、３，５，１０，３０×１０12ｃｍ-2の濃度
でイオン注入し、２秒間ランプアニールした結果を示し
ている。
とシートキャリア濃度の説明図である。この図は、不純
物のドーズ量を変えた場合の、高温成長ＧａＡｓのアニ
ール温度とシートキャリア濃度の関係を示している（Ｊ
ＡＰ．５４−９，ｐ．４９９８，Ｈ．Ｋｏｈｚｕ参
照）。この図によると、高温成長ＧａＡｓのアニール温
度が変化してもそのシートキャリア濃度は大きく変化せ
ず、ＧａＡｓ内に導入した不純物の１／３程度が活性化
されていることが示されている（曲線ａ，ｂ，ｃ，
ｄ）。なお、この図は、ＧａＡｓに１５０ｋｅＶに加速
したＳｉを、３，５，１０，３０×１０12ｃｍ-2の濃度
でイオン注入し、２秒間ランプアニールした結果を示し
ている。
【００３１】図１と図２の実験条件や測定条件にやや異
なる点があるが、例えば、７００〜８００℃のアニール
を施す場合は、低温成長ＧａＡｓにおける不純物の活性
化の程度と、高温成長ＧａＡｓにおける不純物の活性化
の程度の間には大きい差があることがわかる。本発明の
半導体装置とその製造方法は、このように低温成長Ｇａ
Ａｓにおける不純物の活性化の程度と、高温成長ＧａＡ
ｓにおける不純物の活性化の程度の間には大きい差があ
るという性質を用いている。
なる点があるが、例えば、７００〜８００℃のアニール
を施す場合は、低温成長ＧａＡｓにおける不純物の活性
化の程度と、高温成長ＧａＡｓにおける不純物の活性化
の程度の間には大きい差があることがわかる。本発明の
半導体装置とその製造方法は、このように低温成長Ｇａ
Ａｓにおける不純物の活性化の程度と、高温成長ＧａＡ
ｓにおける不純物の活性化の程度の間には大きい差があ
るという性質を用いている。
【００３２】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図３は、第１実施例の半導体装置の断面
構成説明図である。この図において、１は半絶縁性Ｇａ
Ａｓ基板、２は高温成長ｉ−ＧａＡｓ層、３は低温成長
ＧａＡｓ層、４はゲート電極、５はソース領域、６はド
レイン領域、７はソース電極、８はドレイン電極であ
る。
構成説明図である。この図において、１は半絶縁性Ｇａ
Ａｓ基板、２は高温成長ｉ−ＧａＡｓ層、３は低温成長
ＧａＡｓ層、４はゲート電極、５はソース領域、６はド
レイン領域、７はソース電極、８はドレイン電極であ
る。
【００３３】この実施例の半導体装置においては、半絶
縁性ＧａＡｓ基板１の上に、高温成長ｉ−ＧａＡｓ層２
を形成し、その上にゲート絶縁膜となる高抵抗の低温成
長ＧａＡｓ層３を形成し、その上にゲート電極４を形成
し、このゲート電極４をマスクにして高温成長ｉ−Ｇａ
Ａｓ層２と低温成長ＧａＡｓ層３にｎ型不純物としてＳ
ｉをイオン注入し、熱アニールによって、高温成長ｉ−
ＧａＡｓ層２の不純物のみを活性化してｎ+ 型のソース
領域５とドレイン領域６を形成し、ｎ+ 型のソース領域
５とドレイン領域６の上にソース電極７とドレイン電極
８を形成している。
縁性ＧａＡｓ基板１の上に、高温成長ｉ−ＧａＡｓ層２
を形成し、その上にゲート絶縁膜となる高抵抗の低温成
長ＧａＡｓ層３を形成し、その上にゲート電極４を形成
し、このゲート電極４をマスクにして高温成長ｉ−Ｇａ
Ａｓ層２と低温成長ＧａＡｓ層３にｎ型不純物としてＳ
ｉをイオン注入し、熱アニールによって、高温成長ｉ−
ＧａＡｓ層２の不純物のみを活性化してｎ+ 型のソース
領域５とドレイン領域６を形成し、ｎ+ 型のソース領域
５とドレイン領域６の上にソース電極７とドレイン電極
８を形成している。
【００３４】この実施例の半導体装置を、図７のＧａＡ
ｓ ＭＩＳＦＥＴ、図８のＳｉ ＭＯＳＦＥＴと比較す
るとわかるように、この実施例の半導体装置の構造はｎ
+ 型のソース領域５とドレイン領域６が、ゲート絶縁膜
となる高抵抗の低温成長ＧａＡｓ層３の下まで延びてお
り、この点に関していえば、Ｓｉ ＭＯＳＦＥＴに近い
構造である。
ｓ ＭＩＳＦＥＴ、図８のＳｉ ＭＯＳＦＥＴと比較す
るとわかるように、この実施例の半導体装置の構造はｎ
+ 型のソース領域５とドレイン領域６が、ゲート絶縁膜
となる高抵抗の低温成長ＧａＡｓ層３の下まで延びてお
り、この点に関していえば、Ｓｉ ＭＯＳＦＥＴに近い
構造である。
【００３５】ここで注意すべきことは、Ｓｉ ＭＯＳＦ
ＥＴのゲート絶縁膜は、シリコン酸化膜（ＳｉＯ2 ）で
あるのに対し、この実施例の半導体装置のゲート絶縁膜
は低温成長ＧａＡｓ層である点であり、そうであるにも
かかわらず、ｎ+ 型のソース領域５とドレイン領域６の
形状が酷似している点である。言い換えれば、Ｓｉ Ｍ
ＯＳＦＥＴの場合は、イオン注入によって形成した低抵
抗層はＳｉＯ2 層の中に入り込むことはあり得ないが、
この実施例の半導体装置においても、絶縁膜とチャネル
層が共に半導体層であるにもかかわらず、低抵抗領域は
必要なチャネル層内にしか形成されていない点が重要な
点である。
ＥＴのゲート絶縁膜は、シリコン酸化膜（ＳｉＯ2 ）で
あるのに対し、この実施例の半導体装置のゲート絶縁膜
は低温成長ＧａＡｓ層である点であり、そうであるにも
かかわらず、ｎ+ 型のソース領域５とドレイン領域６の
形状が酷似している点である。言い換えれば、Ｓｉ Ｍ
ＯＳＦＥＴの場合は、イオン注入によって形成した低抵
抗層はＳｉＯ2 層の中に入り込むことはあり得ないが、
この実施例の半導体装置においても、絶縁膜とチャネル
層が共に半導体層であるにもかかわらず、低抵抗領域は
必要なチャネル層内にしか形成されていない点が重要な
点である。
【００３６】図４は、第１実施例の半導体装置の製造工
程説明図であり、（Ａ）〜（Ｄ）は各工程を示してい
る。この図において、１１は半絶縁性ＧａＡｓ基板、１
２は高温成長ｉ−ＧａＡｓ層、１３は低温成長ＧａＡｓ
層、１４はゲート電極、１５はソース不純物導入領域、
１５1 はソース領域、１６はドレイン不純物導入電極、
１６1 はドレイン領域、１７はソース電極、１８はドレ
イン電極である。
程説明図であり、（Ａ）〜（Ｄ）は各工程を示してい
る。この図において、１１は半絶縁性ＧａＡｓ基板、１
２は高温成長ｉ−ＧａＡｓ層、１３は低温成長ＧａＡｓ
層、１４はゲート電極、１５はソース不純物導入領域、
１５1 はソース領域、１６はドレイン不純物導入電極、
１６1 はドレイン領域、１７はソース電極、１８はドレ
イン電極である。
【００３７】第１工程（図４（Ａ）参照） 半絶縁性ＧａＡｓ基板１１の上に、高温成長ｉ−ＧａＡ
ｓ層１２と低温成長ＧａＡｓ層１３を成長し、その上
に、ゲート金属（ＷＳｉ）層を形成し、このゲート金属
層をドライエッチングしてゲート電極１４を形成する。
ｓ層１２と低温成長ＧａＡｓ層１３を成長し、その上
に、ゲート金属（ＷＳｉ）層を形成し、このゲート金属
層をドライエッチングしてゲート電極１４を形成する。
【００３８】第２工程（図４（Ｂ）参照） ゲート電極１４をマスクにして、高温成長ｉ−ＧａＡｓ
層１２と低温成長ＧａＡｓ層１３中にｎ型不純物である
Ｓｉをイオン注入してソース不純物導入領域１５とドレ
イン不純物導入電極１６を形成する。
層１２と低温成長ＧａＡｓ層１３中にｎ型不純物である
Ｓｉをイオン注入してソース不純物導入領域１５とドレ
イン不純物導入電極１６を形成する。
【００３９】第３工程（図４（Ｃ）参照） 高温成長ｉ−ＧａＡｓ層１２と低温成長ＧａＡｓ層１３
中に注入した不純物を活性化するために７５０℃で２秒
間熱アニールを行う。この熱アニールによって、高温成
長ｉ−ＧａＡｓ層１２中の不純物のみが活性化してソー
ス領域１５1 とドレイン領域１６1 が形成される。
中に注入した不純物を活性化するために７５０℃で２秒
間熱アニールを行う。この熱アニールによって、高温成
長ｉ−ＧａＡｓ層１２中の不純物のみが活性化してソー
ス領域１５1 とドレイン領域１６1 が形成される。
【００４０】第４工程（図４（Ｄ）参照） ゲート電極１４の外側の低温成長ＧａＡｓ層１３を部分
的にエッチングし、露出したソース領域１５1 とドレイ
ン領域１６1 の上にＡｕＧｅ／Ｎｉ／Ａｕ層を蒸着し、
パターニングした後に４２０℃で１分間合金化すること
によって、ソース電極１７とドレイン電極１８を形成す
る。
的にエッチングし、露出したソース領域１５1 とドレイ
ン領域１６1 の上にＡｕＧｅ／Ｎｉ／Ａｕ層を蒸着し、
パターニングした後に４２０℃で１分間合金化すること
によって、ソース電極１７とドレイン電極１８を形成す
る。
【００４１】（第２実施例）図５は、第２実施例の半導
体装置の断面構成説明図である。この図において、２１
は半絶縁性ＧａＡｓ基板、２２は低温成長ＧａＡｓ層、
２３は高温成長ｉ−ＧａＡｓ層、２４は低温成長ＧａＡ
ｓ層、２５はゲート電極、２６はソース領域、２７はド
レイン領域、２８はソース電極、２９はドレイン電極で
ある。
体装置の断面構成説明図である。この図において、２１
は半絶縁性ＧａＡｓ基板、２２は低温成長ＧａＡｓ層、
２３は高温成長ｉ−ＧａＡｓ層、２４は低温成長ＧａＡ
ｓ層、２５はゲート電極、２６はソース領域、２７はド
レイン領域、２８はソース電極、２９はドレイン電極で
ある。
【００４２】この実施例の半導体装置においては、半絶
縁性ＧａＡｓ基板２１の上に、バッファ層となる低温成
長ＧａＡｓ層２２、高温成長ｉ−ＧａＡｓ層２３、ゲー
ト絶縁膜となる低温成長ＧａＡｓ層２４を形成し、その
上にゲート電極２５を形成し、ゲート電極２５をマスク
にして低温成長ＧａＡｓ層２４と高温成長ｉ−ＧａＡｓ
層２３と低温成長ＧａＡｓ層２２にｎ型不純物としてＳ
ｉをイオン注入し、熱アニールすることによって、高温
成長ｉ−ＧａＡｓ層２３の不純物のみを活性化してｎ+
型のソース領域２６とドレイン領域２７を形成し、ｎ+
型のソース領域２６とドレイン領域２７の上にソース電
極２８とドレイン電極２９を形成している。
縁性ＧａＡｓ基板２１の上に、バッファ層となる低温成
長ＧａＡｓ層２２、高温成長ｉ−ＧａＡｓ層２３、ゲー
ト絶縁膜となる低温成長ＧａＡｓ層２４を形成し、その
上にゲート電極２５を形成し、ゲート電極２５をマスク
にして低温成長ＧａＡｓ層２４と高温成長ｉ−ＧａＡｓ
層２３と低温成長ＧａＡｓ層２２にｎ型不純物としてＳ
ｉをイオン注入し、熱アニールすることによって、高温
成長ｉ−ＧａＡｓ層２３の不純物のみを活性化してｎ+
型のソース領域２６とドレイン領域２７を形成し、ｎ+
型のソース領域２６とドレイン領域２７の上にソース電
極２８とドレイン電極２９を形成している。
【００４３】この実施例においては、第１実施例の半導
体装置に加えて、チャネルとなる高温成長ｉ−ＧａＡｓ
層２３の下にバッファ層として低温成長ＧａＡｓ層２２
が組み込まれ、第１実施例と同じく、導入した不純物が
低温成長ＧａＡｓ層２４と低温成長ＧａＡｓ層２２中で
は活性化されず、高温成長ｉ−ＧａＡｓ層２３中では活
性化される条件の熱アニールを施すことによって、高温
成長ｉ−ＧａＡｓ層２３からなるチャネルが、高抵抗の
低温成長ＧａＡｓ層２２からなるバッファ層によって完
全に閉じ込められた形になる。
体装置に加えて、チャネルとなる高温成長ｉ−ＧａＡｓ
層２３の下にバッファ層として低温成長ＧａＡｓ層２２
が組み込まれ、第１実施例と同じく、導入した不純物が
低温成長ＧａＡｓ層２４と低温成長ＧａＡｓ層２２中で
は活性化されず、高温成長ｉ−ＧａＡｓ層２３中では活
性化される条件の熱アニールを施すことによって、高温
成長ｉ−ＧａＡｓ層２３からなるチャネルが、高抵抗の
低温成長ＧａＡｓ層２２からなるバッファ層によって完
全に閉じ込められた形になる。
【００４４】その結果、ソース領域２６とドレイン領域
２７のジャンクションの深さが、高温成長ｉ−ＧａＡｓ
層２３の厚さによって決まり、この高温成長ｉ−ＧａＡ
ｓ層２３の厚さはＭＢＥ成長によって数Åの厚さの制御
が可能であることから、ジャンクション深さも数Åのも
のまで製造することが可能になる。従来は、イオン注入
した不純物の分布によってジャンクションの深さが決ま
っていたため、ジャンクションの深さを容易に小さくす
ることはできなかった。
２７のジャンクションの深さが、高温成長ｉ−ＧａＡｓ
層２３の厚さによって決まり、この高温成長ｉ−ＧａＡ
ｓ層２３の厚さはＭＢＥ成長によって数Åの厚さの制御
が可能であることから、ジャンクション深さも数Åのも
のまで製造することが可能になる。従来は、イオン注入
した不純物の分布によってジャンクションの深さが決ま
っていたため、ジャンクションの深さを容易に小さくす
ることはできなかった。
【００４５】（第３実施例）図６は、第３実施例の半導
体装置の断面構成説明図である。この図において、３１
は半絶縁性ＧａＡｓ基板、３２は高温成長ｉ−ＧａＡｓ
層、３３は低温成長ＡｌＧａＡｓ層、３４はゲート電
極、３５はソース領域、３６はドレイン領域、３７はソ
ース電極、３８はドレイン電極である。
体装置の断面構成説明図である。この図において、３１
は半絶縁性ＧａＡｓ基板、３２は高温成長ｉ−ＧａＡｓ
層、３３は低温成長ＡｌＧａＡｓ層、３４はゲート電
極、３５はソース領域、３６はドレイン領域、３７はソ
ース電極、３８はドレイン電極である。
【００４６】この実施例の半導体装置においては、半絶
縁性ＧａＡｓ基板３１の上に、高温成長ｉ−ＧａＡｓ層
３２、ゲート絶縁膜となる低温成長ＡｌＧａＡｓ層３３
を形成し、その上にゲート電極３４を形成し、このゲー
ト電極３４をマスクにして低温成長ＡｌＧａＡｓ層３３
と高温成長ｉ−ＧａＡｓ層３２にｎ型不純物としてＳｉ
をイオン注入し、熱アニールすることによって、高温成
長ｉ−ＧａＡｓ層３２の不純物のみを活性化してｎ+ 型
のソース領域３５とドレイン領域３６を形成し、ｎ+ 型
のソース領域３５とドレイン領域３６の上にソース電極
３７とドレイン電極３８を形成している。
縁性ＧａＡｓ基板３１の上に、高温成長ｉ−ＧａＡｓ層
３２、ゲート絶縁膜となる低温成長ＡｌＧａＡｓ層３３
を形成し、その上にゲート電極３４を形成し、このゲー
ト電極３４をマスクにして低温成長ＡｌＧａＡｓ層３３
と高温成長ｉ−ＧａＡｓ層３２にｎ型不純物としてＳｉ
をイオン注入し、熱アニールすることによって、高温成
長ｉ−ＧａＡｓ層３２の不純物のみを活性化してｎ+ 型
のソース領域３５とドレイン領域３６を形成し、ｎ+ 型
のソース領域３５とドレイン領域３６の上にソース電極
３７とドレイン電極３８を形成している。
【００４７】この場合、ゲート絶縁膜となる低温成長Ａ
ｌＧａＡｓ層３３のＡｌの組成比を０．３とすると、Ｇ
ａＡｓとの間で形成されるヘテロ接合の、電子に対する
障壁をさらに高くすることができる。
ｌＧａＡｓ層３３のＡｌの組成比を０．３とすると、Ｇ
ａＡｓとの間で形成されるヘテロ接合の、電子に対する
障壁をさらに高くすることができる。
【００４８】前記の実施例においては、全てｎ型ＦＥＴ
について説明したが、本発明をｎ型ＦＥＴに限定される
ことなく、ドーパントとして炭素（Ｃ）、マグネシウム
（Ｍｇ）、ベリリウム（Ｂｅ）等を用いたｐ型ＦＥＴに
ついても同様に適用することができる。また、本発明に
おいて利用した不純物の選択的活性化は、前記のＧａＡ
ｓとＡｌＧａＡｓに限られず、程度の差はあるにしても
III −Ｖ族化合物半導体に共通する性質である。
について説明したが、本発明をｎ型ＦＥＴに限定される
ことなく、ドーパントとして炭素（Ｃ）、マグネシウム
（Ｍｇ）、ベリリウム（Ｂｅ）等を用いたｐ型ＦＥＴに
ついても同様に適用することができる。また、本発明に
おいて利用した不純物の選択的活性化は、前記のＧａＡ
ｓとＡｌＧａＡｓに限られず、程度の差はあるにしても
III −Ｖ族化合物半導体に共通する性質である。
【００４９】
【発明の効果】以上説明したように、本発明によると、
低温成長ＧａＡｓ、低温成長ＡｌＧａＡｓ等の低温成長
III −Ｖ族化合物半導体層の層をＭＩＳＦＥＴのゲート
絶縁膜、あるいはバッファ層として利用することによっ
て比較的簡易な工程によって高いゲート耐圧と小さいシ
ョートチャネル効果を有する半導体装置を実現すること
ができ、半導体装置の高速化に寄与するところが大き
い。
低温成長ＧａＡｓ、低温成長ＡｌＧａＡｓ等の低温成長
III −Ｖ族化合物半導体層の層をＭＩＳＦＥＴのゲート
絶縁膜、あるいはバッファ層として利用することによっ
て比較的簡易な工程によって高いゲート耐圧と小さいシ
ョートチャネル効果を有する半導体装置を実現すること
ができ、半導体装置の高速化に寄与するところが大き
い。
【図１】低温成長ＧａＡｓ中の不純物濃度とホールキャ
リア濃度の説明図である。
リア濃度の説明図である。
【図２】高温成長ＧａＡｓのアニール温度とシートキャ
リア濃度の説明図である。
リア濃度の説明図である。
【図３】第１実施例の半導体装置の断面構成説明図であ
る。
る。
【図４】第１実施例の半導体装置の製造工程説明図であ
り、（Ａ）〜（Ｄ）は各工程を示している。
り、（Ａ）〜（Ｄ）は各工程を示している。
【図５】第２実施例の半導体装置の断面構成説明図であ
る。
る。
【図６】第３実施例の半導体装置の断面構成説明図であ
る。
る。
【図７】従来の低温成長ＧａＡｓを用いたＭＩＳＦＥＴ
の断面構成説明図である。
の断面構成説明図である。
【図８】Ｓｉを用いたＭＯＳＦＥＴの断面構成説明図で
ある。
ある。
１ 半絶縁性ＧａＡｓ基板 ２ 高温成長ｉ−ＧａＡｓ層 ３ 低温成長ＧａＡｓ層 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ ソース電極 ８ ドレイン電極 １１ 半絶縁性ＧａＡｓ基板 １２ 高温成長ｉ−ＧａＡｓ層 １３ 低温成長ＧａＡｓ層 １４ ゲート電極 １５ ソース不純物導入領域 １５1 ソース領域 １６ ドレイン不純物導入電極 １６1 ドレイン領域 １７ ソース電極 １８ ドレイン電極 ２１ 半絶縁性ＧａＡｓ基板 ２２ 低温成長ＧａＡｓ層 ２３ 高温成長ｉ−ＧａＡｓ層 ２４ 低温成長ＧａＡｓ層 ２５ ゲート電極 ２６ ソース領域 ２７ ドレイン領域 ２８ ソース電極 ２９ ドレイン電極 ３１ 半絶縁性ＧａＡｓ基板 ３２ 高温成長ｉ−ＧａＡｓ層 ３３ 低温成長ＡｌＧａＡｓ層 ３４ ゲート電極 ３５ ソース領域 ３６ ドレイン領域 ３７ ソース電極 ３８ ドレイン電極
Claims (7)
- 【請求項１】 III 族元素とＶ族元素とが化学量論的に
平衡状態にあるIII−Ｖ族化合物半導体層と、Ｖ族元素
が過剰に含まれるIII −Ｖ族化合物半導体層とを含み、
該平衡状態にあるIII −Ｖ族化合物半導体層とＶ族元素
が過剰に含まれるIII −Ｖ族化合物半導体層にイオン注
入した不純物を、熱処理によって該平衡状態にあるIII
−Ｖ族化合物半導体層内で選択的に活性化した構造を有
することを特徴とする半導体装置。 - 【請求項２】 平衡状態にあるIII −Ｖ族化合物半導体
層が４５０℃以上の温度で成長した高温成長III −Ｖ族
化合物半導体層であり、Ｖ族元素が過剰に含まれるIII
−Ｖ族化合物半導体層が４５０℃より低い温度で成長し
た低温成長III −Ｖ族化合物半導体層であることを特徴
とする請求項１に記載された半導体装置。 - 【請求項３】 ソース領域とドレイン領域が平衡状態に
あるIII −Ｖ族化合物半導体層およびＶ族元素が過剰に
含まれるIII −Ｖ族化合物半導体層からなり、該平衡状
態にあるIII −Ｖ族化合物半導体層にあるIII −Ｖ族化
合物半導体層部分のみが低抵抗化された構造を有するこ
とを特徴とする請求項１に記載された半導体装置。 - 【請求項４】 ゲート絶縁膜とバッファ層が高抵抗のＶ
族元素が過剰に含まれるIII −Ｖ族化合物半導体層であ
り、該ゲート絶縁膜とバッファ層に挟まれるチャネル層
が低抵抗化された平衡状態にあるIII −Ｖ族化合物半導
体層であることを特徴とする請求項１に記載された半導
体装置。 - 【請求項５】 Ｖ族元素が過剰に含まれるIII −Ｖ族化
合物半導体層が、Ｖ族元素が過剰に含まれるＧａＡｓ
層、ＡｌＧａＡｓ層、ＧａＰ層、ＩｎＧａＰ層、ＩｎＡ
ｌＡｓ層、ＩｎＧａＡｌＡｓ層、または、ＩｎＰ層のい
ずれかであることを特徴とする請求項１から請求項４ま
でのいずれか１項に記載された半導体装置。 - 【請求項６】 下地の上にIII 族元素とＶ族元素とが化
学量論的に平衡状態にあるIII −Ｖ族化合物半導体層を
成長する工程と、Ｖ族元素が過剰に含まれるIII −Ｖ族
化合物半導体層を成長する工程と、該平衡状態にあるII
I −Ｖ族化合物半導体層とＶ族元素が過剰に含まれるII
I −Ｖ族化合物半導体層に不純物をイオン注入する工程
と、注入された不純物が該平衡状態にあるIII −Ｖ族化
合物半導体層内では活性化されるが、該Ｖ族元素が過剰
に含まれるIII −Ｖ族化合物半導体層内では活性化され
ない熱処理工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項７】 平衡状態にあるIII −Ｖ族化合物半導体
層を４５０℃以上の温度で成長し、Ｖ族元素が過剰に含
まれるIII −Ｖ族化合物半導体層を４５０℃より低い温
度で成長することを特徴とする請求項６に記載された半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6683594A JPH07283402A (ja) | 1994-04-05 | 1994-04-05 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6683594A JPH07283402A (ja) | 1994-04-05 | 1994-04-05 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283402A true JPH07283402A (ja) | 1995-10-27 |
Family
ID=13327306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6683594A Withdrawn JPH07283402A (ja) | 1994-04-05 | 1994-04-05 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283402A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093987A (ja) * | 1999-07-29 | 2001-04-06 | Stmicroelectronics Inc | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
-
1994
- 1994-04-05 JP JP6683594A patent/JPH07283402A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093987A (ja) * | 1999-07-29 | 2001-04-06 | Stmicroelectronics Inc | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920003799B1 (ko) | 반도체 장치 | |
| KR20010032538A (ko) | 전계효과 트랜지스터 | |
| JPH0324782B2 (ja) | ||
| US5381027A (en) | Semiconductor device having a heterojunction and a two dimensional gas as an active layer | |
| US5258631A (en) | Semiconductor device having a two-dimensional electron gas as an active layer | |
| JP4050128B2 (ja) | ヘテロ接合電界効果型トランジスタ及びその製造方法 | |
| JPH02201934A (ja) | チャンネル限定層を使用するＧａＡｓ ＦＥＴの製造方法 | |
| JPH07283402A (ja) | 半導体装置とその製造方法 | |
| JP3653652B2 (ja) | 半導体装置 | |
| JPH01257372A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP2503594B2 (ja) | 半導体集積装置及びその製造方法 | |
| JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0810701B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPH0992660A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH11204777A (ja) | 半導体装置 | |
| JPH0349242A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2000307100A (ja) | 電界効果半導体装置 | |
| JPH04246836A (ja) | 電界効果トランジスタの製造方法および結晶成長用保護膜の形成方法 | |
| JPS5944871A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JPH0397232A (ja) | 電界効果トランジスタ | |
| JP2834172B2 (ja) | 電界効果トランジスタ | |
| JP3024172B2 (ja) | 半導体装置およびその製造方法 | |
| JPH043944A (ja) | 電界効果トランジスタ | |
| JPH07153779A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS63115384A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |