JPH01258053A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH01258053A JPH01258053A JP63086418A JP8641888A JPH01258053A JP H01258053 A JPH01258053 A JP H01258053A JP 63086418 A JP63086418 A JP 63086418A JP 8641888 A JP8641888 A JP 8641888A JP H01258053 A JPH01258053 A JP H01258053A
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- JP
- Japan
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- terminal
- terminals
- card
- address
- turned
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 31
- 238000010586 diagram Methods 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリカード、特に、揮発性メモリを内蔵し、
データのバックアップを行なうメモリカードに関する。
データのバックアップを行なうメモリカードに関する。
従来のメモリカードは、揮発性メモリのチップセレクト
信号を接続したアドレスデコーダのチップセレクト信号
を制御することにより、揮発性メモリのチップセレクト
信号を非選択状態としていた。
信号を接続したアドレスデコーダのチップセレクト信号
を制御することにより、揮発性メモリのチップセレクト
信号を非選択状態としていた。
次に従来のメモリカードについて図面を参照して詳細に
説明する。
説明する。
第３図は従来のメモリカードの一例を示す回路図である
。
。
第３図に示すメモリカードは、カード端子Ｔｖ。
がダイオードＤ１のアノードに接続され、ダイオードＤ
１のカソードは節点Ｎｖｌに接続されている。電池Ｂ１
の正極は節点ＮＶＩに、負極はカード端子ＴＧＮに接続
されている。抵抗Ｒ１の一方は節点Ｎｖ１に、他方はカ
ード端子Ｔ。Ｓに接続されている。
１のカソードは節点Ｎｖｌに接続されている。電池Ｂ１
の正極は節点ＮＶＩに、負極はカード端子ＴＧＮに接続
されている。抵抗Ｒ１の一方は節点Ｎｖ１に、他方はカ
ード端子Ｔ。Ｓに接続されている。
アドレスデコードＩＣＩのＶＣＣ端子は節点Ｎｖ１に、
ＧＮＤ端子はカード端子Ｔ□Ｎに、入力アドレス信号端
子ＡＯはカード端子ＴＡｏに、入力アドレス信号端子Ａ
１はカード端子ＴＡ、に、入力アドレス信号端子Ａ２は
カード端子Ｔ。Ｎに、出力信号端子ＹＯは揮発性メモリ
Ｍ１のチップセレクト信号端子Ｃｙに、出力信号端子Ｙ
１は揮発性メモリＭ２のチップセレクト信号端子σ丁に
、出力信号端子Ｙ２は揮発性メモリＭ３のチップセレク
ト信号端子σ了に、出力信号端子Ｙ３は揮発性メモリＭ
４のチップセレクト信号端子σ丁に接続されている。
ＧＮＤ端子はカード端子Ｔ□Ｎに、入力アドレス信号端
子ＡＯはカード端子ＴＡｏに、入力アドレス信号端子Ａ
１はカード端子ＴＡ、に、入力アドレス信号端子Ａ２は
カード端子Ｔ。Ｎに、出力信号端子ＹＯは揮発性メモリ
Ｍ１のチップセレクト信号端子Ｃｙに、出力信号端子Ｙ
１は揮発性メモリＭ２のチップセレクト信号端子σ丁に
、出力信号端子Ｙ２は揮発性メモリＭ３のチップセレク
ト信号端子σ了に、出力信号端子Ｙ３は揮発性メモリＭ
４のチップセレクト信号端子σ丁に接続されている。
揮発性メモリＭ１のＶｃｃ端子は節点Ｎ ｖ １に、Ｇ
ＮＤ端子はカード端子ＴＧＮに接続されている。
ＮＤ端子はカード端子ＴＧＮに接続されている。
揮発性メモリＭ２のＶｃｃ端子は節点Ｎｖ１に、ＧＮＤ
端子はカード端子ＴＧＮに接続されている。
端子はカード端子ＴＧＮに接続されている。
揮発性メモリＭ３のＶｃｃ端子は節点Ｎｖｌに、ＧＮＤ
端子はカード端子ＴＧＮに接続されている。
端子はカード端子ＴＧＮに接続されている。
揮発性メモリＭ４のＶｃｃ端子は節点Ｎｖｌに、ＧＮＤ
端子はカード端子ＴＧＮに接続されている。
端子はカード端子ＴＧＮに接続されている。
抵抗Ｒ２の一方はカード端子ＴＡｏに、他方はカード端
子ＴＯＮに接続されている。
子ＴＯＮに接続されている。
抵抗Ｒ３の一方はカード端子ＴＡ１に、他方はカード端
子ＴＧＮに接続されている。
子ＴＧＮに接続されている。
第３図において、本発明に関係のない端子、信号等は省
略しており、装置接続時にはカード端子ＴＶＣは電源端
子となり、カード端子ＴＱＮはグランド端子となる。
略しており、装置接続時にはカード端子ＴＶＣは電源端
子となり、カード端子ＴＱＮはグランド端子となる。
カード端子Ｔｃｓが高レベルのときは、アドレスデコー
ドＩＣＩの出力信号はすべて高レベルとなり、揮発性メ
モリＭ１〜Ｍ４は非選択状態となる。
ドＩＣＩの出力信号はすべて高レベルとなり、揮発性メ
モリＭ１〜Ｍ４は非選択状態となる。
カード端子ＴＡｏおよびＴＡ、は、その入力信号の組合
せにより４個の揮発性メモリＭ１〜Ｍ４のうち１個を選
択する。
せにより４個の揮発性メモリＭ１〜Ｍ４のうち１個を選
択する。
装置非接続時にはカード端子はすべてハイインピーダン
スであり、抵抗Ｒ１，電池Ｂ１によりアドレスデコード
ＩＣＩのσｙ信号端子は高レベルであるので、揮発性メ
モリＭＯ〜Ｍ４は非選択となっている。カード端子ＴＡ
ｏおよびＴＡ、は抵抗Ｒ２および抵抗Ｒ３により低レベ
ルとなっている６〔発明が解決しようとする課題〕 上述した従来のメモリカードは、揮発性メモリの非選択
条件はカード端子Ｔｅｌのプルアップのみに依存し、そ
の端子がカード端子として外部に接触するために、メモ
リカードの挿抜時を含め、容易にノイズを受は易いので
、誤書込みが発生しやすいという欠点があった。
スであり、抵抗Ｒ１，電池Ｂ１によりアドレスデコード
ＩＣＩのσｙ信号端子は高レベルであるので、揮発性メ
モリＭＯ〜Ｍ４は非選択となっている。カード端子ＴＡ
ｏおよびＴＡ、は抵抗Ｒ２および抵抗Ｒ３により低レベ
ルとなっている６〔発明が解決しようとする課題〕 上述した従来のメモリカードは、揮発性メモリの非選択
条件はカード端子Ｔｅｌのプルアップのみに依存し、そ
の端子がカード端子として外部に接触するために、メモ
リカードの挿抜時を含め、容易にノイズを受は易いので
、誤書込みが発生しやすいという欠点があった。
本発明のメモリカードは、電池と、アドレスデコーダと
、前記アドレスデコーダにより選択され前記電池により
データを保持する揮発性メモリとを含むメモリカードに
おいて、必要とするデコード出力数の少なくとも２倍の
デコード出力数を有するアドレスデコーダを用い特定の
アドレス入力端子の論理レベルを制御することにより前
記揮発性メモリを非選択とすることを特徴とする。
、前記アドレスデコーダにより選択され前記電池により
データを保持する揮発性メモリとを含むメモリカードに
おいて、必要とするデコード出力数の少なくとも２倍の
デコード出力数を有するアドレスデコーダを用い特定の
アドレス入力端子の論理レベルを制御することにより前
記揮発性メモリを非選択とすることを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
第１図に示すメモリカードは、アドレスデコードＩＣＩ
のアドレス信号入力端子Ａ２が抵抗Ｒ４および抵抗Ｒ，
５に接続され、抵抗Ｒ４の他方はカード端子Ｔｖｃに、
抵抗Ｒ５を他方はカード端子Ｔ。、に接続されている。
のアドレス信号入力端子Ａ２が抵抗Ｒ４および抵抗Ｒ，
５に接続され、抵抗Ｒ４の他方はカード端子Ｔｖｃに、
抵抗Ｒ５を他方はカード端子Ｔ。、に接続されている。
また、アドレスデコードＩＣＩの出力信号端子ＹＯ〜Ｙ
４は何にも接続されておらず、出力信号端子Ｙ５〜￥７
はそれぞれ、揮発性メモリＭ１〜Ｍ４のチップセレクト
信号端子に接続されている。
４は何にも接続されておらず、出力信号端子Ｙ５〜￥７
はそれぞれ、揮発性メモリＭ１〜Ｍ４のチップセレクト
信号端子に接続されている。
その他の接続は第３図と同様である。
装置接続時には、アドレスデコードＩＣＩのアドレス信
号入力端子Ａ２が、高レベルになるように抵抗Ｒ４と抵
抗Ｒ５との比率を設定すると、出力信号端子ＹＯ〜Ｙ３
は非選択となり、出力信号端子Ｙ４〜Ｙ７が選択状態と
なり、アドレス信号入力端子ＡＯ，Ａ２によりこのうち
の一つが選択される。
号入力端子Ａ２が、高レベルになるように抵抗Ｒ４と抵
抗Ｒ５との比率を設定すると、出力信号端子ＹＯ〜Ｙ３
は非選択となり、出力信号端子Ｙ４〜Ｙ７が選択状態と
なり、アドレス信号入力端子ＡＯ，Ａ２によりこのうち
の一つが選択される。
装置非接続時には、アドレスデコードＩＣＩのアドレス
信号入力端子Ａ２が低レベルになるので、出力信号端子
Ｙ４〜Ｙ７はすべて非選択状態になるので、仮りにカー
ド端子’Ｔ’ｃｓが低レベルとなるノイズが発生した場
合でも、揮発性メモリＭ１〜Ｍ４のデータは破壊される
ことなく保持できる。
信号入力端子Ａ２が低レベルになるので、出力信号端子
Ｙ４〜Ｙ７はすべて非選択状態になるので、仮りにカー
ド端子’Ｔ’ｃｓが低レベルとなるノイズが発生した場
合でも、揮発性メモリＭ１〜Ｍ４のデータは破壊される
ことなく保持できる。
第２図は本発明の第２の実施例を示す回路図である。
第２図に示すメモリカードは、アドレスデコードＩＣＩ
のアドレス信号入力端子Ａ２はカード端子ＴＡ２に接続
されている。また抵抗Ｒ６の一方はカード端子ＴＡ２に
、他方はカード端子ＴＯＨに接続されている。
のアドレス信号入力端子Ａ２はカード端子ＴＡ２に接続
されている。また抵抗Ｒ６の一方はカード端子ＴＡ２に
、他方はカード端子ＴＯＨに接続されている。
装置接続時にはカード端子ＴＡ２を高レベルにして、出
力信号端子Ｙ４〜Ｙ７を選択する。
力信号端子Ｙ４〜Ｙ７を選択する。
装置非接続時にはカード端子ＴＡ２が抵抗Ｒ６によりプ
ルダウンされて低レベルとなり、出力信号端子Ｙ４〜Ｙ
７は非選択状態になる。
ルダウンされて低レベルとなり、出力信号端子Ｙ４〜Ｙ
７は非選択状態になる。
本実施例ではアドレス信号入力端子Ａ２のレベルを外部
から制御でき、また消費電流を低減できるという効果が
ある。
から制御でき、また消費電流を低減できるという効果が
ある。
本発明のメモリカードは、実際にデコードする揮発性メ
モリの数似上にデコード可能なアドレスデコードＩＣを
用いて、その揮発性メモリ全体を選択するアドレス入力
信号を制御することにより、装置非接続時におけるカー
ドのチップセレクト端子状態の如何にかかわらず、すべ
ての揮発性メモリを非選択にできるので、外部ノイズに
強くデータ保持を確実にできるという効果がある。
モリの数似上にデコード可能なアドレスデコードＩＣを
用いて、その揮発性メモリ全体を選択するアドレス入力
信号を制御することにより、装置非接続時におけるカー
ドのチップセレクト端子状態の如何にかかわらず、すべ
ての揮発性メモリを非選択にできるので、外部ノイズに
強くデータ保持を確実にできるという効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 １・・・・・・アドレスデコードＩＣ１Ｂ］・・・・・
・電池、Ｄｌ・・・・・・ダイオード、Ｒ１−Ｒ６・・
・・・・抵抗、Ｍ１〜Ｍ４・・・・・・揮発性メモリ。
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 １・・・・・・アドレスデコードＩＣ１Ｂ］・・・・・
・電池、Ｄｌ・・・・・・ダイオード、Ｒ１−Ｒ６・・
・・・・抵抗、Ｍ１〜Ｍ４・・・・・・揮発性メモリ。
Claims (1)
- 電池と、アドレスデコーダと、前記アドレスデコーダに
より選択され前記電池によりデータを保持する揮発性メ
モリとを含むメモリカードにおいて、必要とするデコー
ド出力数の少なくとも２倍のデコード出力数を有するア
ドレスデコーダを用い特定のアドレス入力端子の論理レ
ベルを制御することにより前記揮発性メモリを非選択と
することを特徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086418A JPH01258053A (ja) | 1988-04-07 | 1988-04-07 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086418A JPH01258053A (ja) | 1988-04-07 | 1988-04-07 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258053A true JPH01258053A (ja) | 1989-10-16 |
Family
ID=13886333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086418A Pending JPH01258053A (ja) | 1988-04-07 | 1988-04-07 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258053A (ja) |
-
1988
- 1988-04-07 JP JP63086418A patent/JPH01258053A/ja active Pending
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