JPH01258505A - 論理回路 - Google Patents
論理回路Info
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- JPH01258505A JPH01258505A JP8519788A JP8519788A JPH01258505A JP H01258505 A JPH01258505 A JP H01258505A JP 8519788 A JP8519788 A JP 8519788A JP 8519788 A JP8519788 A JP 8519788A JP H01258505 A JPH01258505 A JP H01258505A
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- capacitor
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- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000007562 laser obscuration time method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路、特に縦形２段のエミッタ結合論理回
路の改良に関する。
路の改良に関する。
第５図に本発明が解決しようとする問題点を含む従来の
論理回路の一例を示す。また、第６図はこの論理回路の
動作を説明するための図であり、（Ａ）は一部回路図を
、（Ｂ）は波形図を示している。
論理回路の一例を示す。また、第６図はこの論理回路の
動作を説明するための図であり、（Ａ）は一部回路図を
、（Ｂ）は波形図を示している。
この論理回路は縦形２段のエミッタ結合論理回路であり
、抵抗１．２と、トランジスタ３，４゜５．６，７．８
と、電流源９とから構成される。
、抵抗１．２と、トランジスタ３，４゜５．６，７．８
と、電流源９とから構成される。
トランジスタ３，４，７．８の各ベースには各々第１の
入力信号ａ、第１の基準電圧す、第２の入力信号Ｃ１第
２の基準電圧ｄが印加される。
入力信号ａ、第１の基準電圧す、第２の入力信号Ｃ１第
２の基準電圧ｄが印加される。
このような回路構成によれば、トランジスタ７のベース
に入力される第２の入力信号Ｃがトランジスタ８のベー
スに入力される第２の基準電圧ｄよりハイレベルである
ならば、トランジスタ７はオンに、トランジスタ８はオ
フになる。この際、トランジスタ３のベースに入力され
る第１の入力信号ａがトランジスタ４のベースに入力さ
れる第Ｉの基準電圧すよりハイレベルであるならば、ト
ランジスタ３はオンに、トランジスタ４はオフになる。
に入力される第２の入力信号Ｃがトランジスタ８のベー
スに入力される第２の基準電圧ｄよりハイレベルである
ならば、トランジスタ７はオンに、トランジスタ８はオ
フになる。この際、トランジスタ３のベースに入力され
る第１の入力信号ａがトランジスタ４のベースに入力さ
れる第Ｉの基準電圧すよりハイレベルであるならば、ト
ランジスタ３はオンに、トランジスタ４はオフになる。
従って、電流は抵抗１．トランジスタ３゜トランジスタ
７、電流源９の順に流れ、出力ｅはロウレベルに、出力
ｆはハイレベルになる。この状態で、第２の入力信号Ｃ
をハイレベルからロウレベルに変化させるとトランジス
タ７はオフに、トランジスタ８はオンになり、電流は抵
抗１．トランジスタ６、トランジスタ８．電流源９の順
に流れるため出力ｅ、ｆは前の状態を保持する。
７、電流源９の順に流れ、出力ｅはロウレベルに、出力
ｆはハイレベルになる。この状態で、第２の入力信号Ｃ
をハイレベルからロウレベルに変化させるとトランジス
タ７はオフに、トランジスタ８はオンになり、電流は抵
抗１．トランジスタ６、トランジスタ８．電流源９の順
に流れるため出力ｅ、ｆは前の状態を保持する。
上述した従来の論理回路において、第１の入力信号ａが
一定である時、第２の入力信号Ｃをハイレベルからロウ
レベルに高速に変化させると第６図（Ｂ）に示すように
、ロウレベルの出力にグリッチノイズが発生する。これ
はトランジスタ７のベース電圧がハイレベルからロウレ
ベルに変化すると、トランジスタ７がオフになりトラン
ジスタ７のエミッタ電流■１が減少し、トランジスタ８
のエミッタ電流１．２が増加する。この際にトランジス
タ８のベース−エミッタ容量を通してｒｂｚが流れるた
めにトランジスタ８のエミッタ電流■８□が増加しても
トランジスタ８がオンとならず、コレクタ電流Ｉｃ２が
流れ出すまでに時間がずれる。
一定である時、第２の入力信号Ｃをハイレベルからロウ
レベルに高速に変化させると第６図（Ｂ）に示すように
、ロウレベルの出力にグリッチノイズが発生する。これ
はトランジスタ７のベース電圧がハイレベルからロウレ
ベルに変化すると、トランジスタ７がオフになりトラン
ジスタ７のエミッタ電流■１が減少し、トランジスタ８
のエミッタ電流１．２が増加する。この際にトランジス
タ８のベース−エミッタ容量を通してｒｂｚが流れるた
めにトランジスタ８のエミッタ電流■８□が増加しても
トランジスタ８がオンとならず、コレクタ電流Ｉｃ２が
流れ出すまでに時間がずれる。
このため、抵抗１に流れる電流Ｉｃｌ＋ｌｃ２としては
Ｉ８□の分だけ電流が減少し、ロウレベルの出力にグリ
ッチノイズが発生する。
Ｉ８□の分だけ電流が減少し、ロウレベルの出力にグリ
ッチノイズが発生する。
従って、前記特性を有する従来の論理回路においては、
第２の入力信号Ｃが高速に変化する場合には、ロウレベ
ルの出力に大きなグリッチノイズが発生するという欠点
を有していた。
第２の入力信号Ｃが高速に変化する場合には、ロウレベ
ルの出力に大きなグリッチノイズが発生するという欠点
を有していた。
本発明の目的は、ノイズの小さい縦形２段のエミッタ結
合論理回路を提供することにある。
合論理回路を提供することにある。
本発明の論理回路は、
コレクタが第１の抵抗を介して第１の電源に接続され、
ベースに第１の入力信号が印加されると共に前記コレク
タが第１の出力端子となる第１のトランジスタと、 コレクタが第２の抵抗を介して第１の電源に接続され、
ベースに第１の基準電圧が印加されると共に前記コレク
タが第２の出力端子となる第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
接続点に接続され、ベースに第２の入力信号が印加され
る第３のトランジスタと、コレクタが前記第１のトラン
ジスタのコレクタに接続され、ベースに前記第２の出力
端子が接続される第４のトランジスタと、 コレクタが前記第２のトランジスタのコレクタに接続さ
れ、ベースに前記第１の出力端子が接続される第５のト
ランジスタと、 コレクタが前記第４及び第５のトランジスタのエミッタ
接続点に接続され、ベースに第２の基準電圧が印加され
る第６のトランジスタと、前記第３及び第６のトランジ
スタのエミッタ接続点と第２の電源との間に接続される
電流源と、前記第３のトランジスタのベースと第６のト
ランジスタのコレクタとの間に接続されるコンデンサと
により構成されている。
ベースに第１の入力信号が印加されると共に前記コレク
タが第１の出力端子となる第１のトランジスタと、 コレクタが第２の抵抗を介して第１の電源に接続され、
ベースに第１の基準電圧が印加されると共に前記コレク
タが第２の出力端子となる第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
接続点に接続され、ベースに第２の入力信号が印加され
る第３のトランジスタと、コレクタが前記第１のトラン
ジスタのコレクタに接続され、ベースに前記第２の出力
端子が接続される第４のトランジスタと、 コレクタが前記第２のトランジスタのコレクタに接続さ
れ、ベースに前記第１の出力端子が接続される第５のト
ランジスタと、 コレクタが前記第４及び第５のトランジスタのエミッタ
接続点に接続され、ベースに第２の基準電圧が印加され
る第６のトランジスタと、前記第３及び第６のトランジ
スタのエミッタ接続点と第２の電源との間に接続される
電流源と、前記第３のトランジスタのベースと第６のト
ランジスタのコレクタとの間に接続されるコンデンサと
により構成されている。
コンデンサをダイオードで置き換えることもでき、この
場合、コンデンサのアノード側を第３のトランジスタの
ベースに接続しカソード側を第６のトランジスタのコレ
クタに接続する。
場合、コンデンサのアノード側を第３のトランジスタの
ベースに接続しカソード側を第６のトランジスタのコレ
クタに接続する。
また、本発明の論理回路は、
コレクタが第１の抵抗を介して第１の電源に接続され、
ベースに第１の入力信号が印加されると共に前記コレク
タが第１の出力端子となる第１のトランジスタと、 コレクタが第２の抵抗を介して第１の電源に接続され、
ベースに第１の基準電圧が印加されると共に前記コレク
タが第２の出力端子となる第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
接続点に接続され、ベースに第２の入力信号が印加され
る第３のトランジスタと、コレクタが前記第１のトラン
ジスタのコレクタに接続され、ベースに前記第２の出力
端子が接続される第４のトランジスタと、 コレクタが前記第２のトランジスタのコレクタに接続さ
れ、ベースに前記第１の出力端子が接続される第５のト
ランジスタと、 コレクタが前記第４及び第５のトランジスタのエミッタ
接続点に接続され、ベースに前記第２の入力信号の逆相
信号が印加される第６のトランジスタと、 前記第３及び第６のトランジスタのエミッタ接続点と第
２の電源との間に接続される電流源と、前記第３のトラ
ンジスタのベースと第６のトランジスタのコレクタとの
間に接続される第１のコンデンサと、 前記第６のトランジスタのベースと前記第３のトランジ
スタのコレクタとの間に接続される第２のコンデンサと
により構成するのが好適である。
ベースに第１の入力信号が印加されると共に前記コレク
タが第１の出力端子となる第１のトランジスタと、 コレクタが第２の抵抗を介して第１の電源に接続され、
ベースに第１の基準電圧が印加されると共に前記コレク
タが第２の出力端子となる第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
接続点に接続され、ベースに第２の入力信号が印加され
る第３のトランジスタと、コレクタが前記第１のトラン
ジスタのコレクタに接続され、ベースに前記第２の出力
端子が接続される第４のトランジスタと、 コレクタが前記第２のトランジスタのコレクタに接続さ
れ、ベースに前記第１の出力端子が接続される第５のト
ランジスタと、 コレクタが前記第４及び第５のトランジスタのエミッタ
接続点に接続され、ベースに前記第２の入力信号の逆相
信号が印加される第６のトランジスタと、 前記第３及び第６のトランジスタのエミッタ接続点と第
２の電源との間に接続される電流源と、前記第３のトラ
ンジスタのベースと第６のトランジスタのコレクタとの
間に接続される第１のコンデンサと、 前記第６のトランジスタのベースと前記第３のトランジ
スタのコレクタとの間に接続される第２のコンデンサと
により構成するのが好適である。
第１及び第２のコンデンサをそれぞれ第１及び第２のダ
イオードで置き換えても良く、この場合、第１のコンデ
ンサは、アノード側を第３のトランジスタのベースに接
続しカソード側を第６のトランジスタのコレクタに接続
し、第２のコンデンサは、アノード側を第６のトランジ
スタのベースに接続しカソード側を第３のトランジスタ
のコレクタに接続する。
イオードで置き換えても良く、この場合、第１のコンデ
ンサは、アノード側を第３のトランジスタのベースに接
続しカソード側を第６のトランジスタのコレクタに接続
し、第２のコンデンサは、アノード側を第６のトランジ
スタのベースに接続しカソード側を第３のトランジスタ
のコレクタに接続する。
本発明によれば、また、第４及び第５のトランジスタの
ベースの入力として、各々第２及び第１の出力端子にエ
ミッタフォロアを介して接続するのが好適である。
ベースの入力として、各々第２及び第１の出力端子にエ
ミッタフォロアを介して接続するのが好適である。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明に係わる論理回路の回路図、第２図は第
１図の論理回路の動作を説明するための図であり、（Ａ
）は一部回路図、（Ｂ）は波形図を示している。
１図の論理回路の動作を説明するための図であり、（Ａ
）は一部回路図、（Ｂ）は波形図を示している。
第１図において、前述した第５図に示した回路要素と同
一のものには同一符号を付している。
一のものには同一符号を付している。
第１図において、抵抗１は一端を第１の電源ＶＣＣに接
続され、その他端をトランジスタ３と５のコレクタに接
続される。一方、抵抗２は一端を第１の電源ＶＣｅに接
続され、その他端をトランジスタ４と６のコレクタに接
続される。トランジスタ３と４のエミッタは結線され、
その接続点はトランジスタ７のコレクタに接続される。
続され、その他端をトランジスタ３と５のコレクタに接
続される。一方、抵抗２は一端を第１の電源ＶＣｅに接
続され、その他端をトランジスタ４と６のコレクタに接
続される。トランジスタ３と４のエミッタは結線され、
その接続点はトランジスタ７のコレクタに接続される。
トランジスタ５と６のエミッタは結線され、その接続点
はトランジスタ８のコレクタに接続される。トランジス
タ７と８のエミッタは結線され、その接続点は電流源９
を介して第２の電源ＶＥＥに接続される。コンデンサ１
０はトランジスタ７のベースとトランジスタ８のコレク
タとの間に接続される。
はトランジスタ８のコレクタに接続される。トランジス
タ７と８のエミッタは結線され、その接続点は電流源９
を介して第２の電源ＶＥＥに接続される。コンデンサ１
０はトランジスタ７のベースとトランジスタ８のコレク
タとの間に接続される。
以上の回路構成において、トランジスタ７のベースに入
力される第２の入力信号Ｃがトランジスタ８のベースに
入力される第２の基準電圧ｄよりハイレベルであるなら
ば、トランジスタ７はオンに、トランジスタ８はオフに
なる。この際、トランジスタ３のベースに入力される第
１の入力信号ａがトランジスタ４のベースに入力される
第１の基準電圧すよりハイレベルであるならば、トラン
ジスタ３はオンに、トランジスタ４はオフになる。
力される第２の入力信号Ｃがトランジスタ８のベースに
入力される第２の基準電圧ｄよりハイレベルであるなら
ば、トランジスタ７はオンに、トランジスタ８はオフに
なる。この際、トランジスタ３のベースに入力される第
１の入力信号ａがトランジスタ４のベースに入力される
第１の基準電圧すよりハイレベルであるならば、トラン
ジスタ３はオンに、トランジスタ４はオフになる。
従って、電流は抵抗１．トランジスタ３．トランジスタ
７、電流源９の順に流れ、出力ｅはロウレベルに、出力
ｆはハイレベルになる。
７、電流源９の順に流れ、出力ｅはロウレベルに、出力
ｆはハイレベルになる。
この状態で、第２の入力信号Ｃをハイレベルからロウレ
ベルに変化させると、トランジスタ７はオフに、トラン
ジスタ８はオンになり、電流は抵抗１．トランジスタ６
、トランジスタ８．電流源９の順に流れるため、出力ｅ
、ｆは前の状態を保持する。この際、トランジスタ７の
エミッタ電流Ｉ□が高速に減少すると、過渡的にトラン
ジスタ８のベース−エミッタ容量電流１ｂｔだけではな
くコンデンサ１０の電流■１が流れ、抵抗１に流れる電
流はｌｃ、＋ Ｉｃｔ＋Ｉ＋ となりロウレベル出力の
グリッチノイズを小さくできる。
ベルに変化させると、トランジスタ７はオフに、トラン
ジスタ８はオンになり、電流は抵抗１．トランジスタ６
、トランジスタ８．電流源９の順に流れるため、出力ｅ
、ｆは前の状態を保持する。この際、トランジスタ７の
エミッタ電流Ｉ□が高速に減少すると、過渡的にトラン
ジスタ８のベース−エミッタ容量電流１ｂｔだけではな
くコンデンサ１０の電流■１が流れ、抵抗１に流れる電
流はｌｃ、＋ Ｉｃｔ＋Ｉ＋ となりロウレベル出力の
グリッチノイズを小さくできる。
以上の論理回路の変形として、コンデンサ１０をダイオ
ードで置き換えても同様の効果を得ることができる。こ
の場合、このダイオードのアノードをトランジスタ７の
ベースに接続し、カソードをトランジスタ８のコレクタ
に接続する。
ードで置き換えても同様の効果を得ることができる。こ
の場合、このダイオードのアノードをトランジスタ７の
ベースに接続し、カソードをトランジスタ８のコレクタ
に接続する。
第３図は本発明に係わる論理回路の回路図、第４図は第
３図の論理回路の動作を説明するための図であり、（Ａ
）は一部回路図、（Ｂ）は波形図を示している。
３図の論理回路の動作を説明するための図であり、（Ａ
）は一部回路図、（Ｂ）は波形図を示している。
本実施例によれば、第１図の論理回路において、さらに
コンデンサ１１をトランジスタ８のベースとトランジス
タ７のコレクタとの間に接続する。
コンデンサ１１をトランジスタ８のベースとトランジス
タ７のコレクタとの間に接続する。
以上の回路構成において、トランジスタ７のベースに入
力される第２の入力信号Ｃがトランジスタ８のベースに
入力される第２の基準電圧ｄよりハイレベルであるなら
ば、トランジスタ７はオンに、トランジスタ８はオフに
なる。この際、トランジスタ３のベースに入力される第
１の入力信号ａがトランジスタ４のベースに入力される
第１の基準電圧すよりハイレベルであるならば、トラン
ジスタ３はオンに、トランジスタ４はオフになる。
力される第２の入力信号Ｃがトランジスタ８のベースに
入力される第２の基準電圧ｄよりハイレベルであるなら
ば、トランジスタ７はオンに、トランジスタ８はオフに
なる。この際、トランジスタ３のベースに入力される第
１の入力信号ａがトランジスタ４のベースに入力される
第１の基準電圧すよりハイレベルであるならば、トラン
ジスタ３はオンに、トランジスタ４はオフになる。
従って、電流は抵抗１．トランジスタ３．トランジスタ
７、電流源９の順に流れ出力ｅはロウレベルに出力ｆは
ハイレベルになる。
７、電流源９の順に流れ出力ｅはロウレベルに出力ｆは
ハイレベルになる。
この状態で、第２の入力信号Ｃをハイレベルからロウレ
ベルに変化させると同時に、トランジスタ８のベースに
第２の入力信号Ｃの逆相である、すなわちロウレベルか
らハイレベルに変化する逆相信号ｇを入力する。トラン
ジスタ７はオフに、トランジスタ８はオンになり、電流
は抵抗１．トランジスタ６、トランジスタ８．電流源９
の順に流れるため、出力ｅ、ｆは前の状態を保持する。
ベルに変化させると同時に、トランジスタ８のベースに
第２の入力信号Ｃの逆相である、すなわちロウレベルか
らハイレベルに変化する逆相信号ｇを入力する。トラン
ジスタ７はオフに、トランジスタ８はオンになり、電流
は抵抗１．トランジスタ６、トランジスタ８．電流源９
の順に流れるため、出力ｅ、ｆは前の状態を保持する。
この際、トランジスタ７のエミッタ電流１ａｌが高速に
減少すると、過渡的にトランジスタ８のベース−エミッ
タ容量電流Ｉｂまたけではなくコンデンサ１０の電流■
１及びコンデンサ１１の電流Ｉ２が流れ、抵抗１に流れ
る電流はＩＣＩ＋ＩＣ！ ＋ Ｉ １ ＋ １２となり
ロウレベル出力のグリッチノイズを小さくできる。
減少すると、過渡的にトランジスタ８のベース−エミッ
タ容量電流Ｉｂまたけではなくコンデンサ１０の電流■
１及びコンデンサ１１の電流Ｉ２が流れ、抵抗１に流れ
る電流はＩＣＩ＋ＩＣ！ ＋ Ｉ １ ＋ １２となり
ロウレベル出力のグリッチノイズを小さくできる。
以上の論理回路の変形として、コンデンサ１０及び１１
をダイオードでそれぞれ置き換えても同様の効果を得る
ことができる。この場合、コンデンサ１０に代わるダイ
オードは、そのアノードをトランジスタ７のベースに接
続し、カソードをトランジスタ８のコレクタに接続する
。また、コンデンサ１１に代わるダイオードは、そのア
ノードをトランジスタ８のベースに接続し、カソードを
トランジスタ７のコレクタに接続する。
をダイオードでそれぞれ置き換えても同様の効果を得る
ことができる。この場合、コンデンサ１０に代わるダイ
オードは、そのアノードをトランジスタ７のベースに接
続し、カソードをトランジスタ８のコレクタに接続する
。また、コンデンサ１１に代わるダイオードは、そのア
ノードをトランジスタ８のベースに接続し、カソードを
トランジスタ７のコレクタに接続する。
以上の各論理回路では、トランジスタ５及び６の入力は
、出力ｆ及び出力ｅに直接に接続されているが、エミッ
タフォロアを介して出力ｆ及び出力ｅに接続した論理回
路においても、本発明の適用は可能である。
、出力ｆ及び出力ｅに直接に接続されているが、エミッ
タフォロアを介して出力ｆ及び出力ｅに接続した論理回
路においても、本発明の適用は可能である。
以上説明したように本発明によれば、グリッジノイズが
小さな縦形２段エミッタ結合論理回路を得ることができ
る。
小さな縦形２段エミッタ結合論理回路を得ることができ
る。
第１図は本発明に係わる論理回路の電気回路図、第２図
は第１図の回路の動作を説明するための図、 第３図は本発明に係わる論理回路の電気回路図、第４図
は第３図の回路の動作を説明するための図、 第５図は従来の論理回路の電気回路図、第６図は第５図
の回路の動作を説明するための波形図である。 １．２・・抵抗 ３．４，５，６，７．８・・トランジスタ９・・・・電
流源 １０、１１・・コンデンサ ａ・・・・第１の入力信号 ｂ・・・・第１の基準電圧 Ｃ・・・・第２の入力信号 ｄ・・・・第２の基準電圧 ｅ、 ｆ・・出力信号 ｇ・・・・第２の入力信号の逆相信号 ＶＣＣ・・・第１の電源 ■、・・・第２の電源 ＩＣＩ・・・トランジスタ７のコレクタ電流Ｉｃ２・・
・トランジスタ８のコレクタ電流■、・・・トランジス
タ７のベースエミッタ容量電流 ＩｂＺ・・・トランジスタ８のベースエミッタ容量電流 ■、□・・・トランジスタ７のエミッタ電流■。２・・
・トランジスタ８のエミッタ電流Ｉ、・・・コンデンサ
１０の電流 ■２ ・・・コンデンサ１１の電流 代理人 弁理士 岩 佐 義 幸 第１図 ■■ （Ａン 第２図 コンテンフ１０の電流１１ −ル′■−一一一−Ｉ
ｃ＋＋ＩＣ２”１１ 、！−−−−−ロウ
レベル出力 ： 時間 （Ｂ） 第２図 第３図 第４図 コンデンサ１０の電Ｓ流ｈ −几ｌ＼−−−−−−
コンデンサ】１の電流Ｉ２ −ル′Ｖ−一一一−ｒ
ｃ＋ ＋ｌｅｔ ” Ｉｔ ＋Ｉ２ −鉢、−７
−一一−−−−−−−−ロウレヘル土力 ： Ｂ奇聞 （Ｂン 第４図 ■εＥ 第５図 第６図 時間 （Ｂ） 第６図
は第１図の回路の動作を説明するための図、 第３図は本発明に係わる論理回路の電気回路図、第４図
は第３図の回路の動作を説明するための図、 第５図は従来の論理回路の電気回路図、第６図は第５図
の回路の動作を説明するための波形図である。 １．２・・抵抗 ３．４，５，６，７．８・・トランジスタ９・・・・電
流源 １０、１１・・コンデンサ ａ・・・・第１の入力信号 ｂ・・・・第１の基準電圧 Ｃ・・・・第２の入力信号 ｄ・・・・第２の基準電圧 ｅ、 ｆ・・出力信号 ｇ・・・・第２の入力信号の逆相信号 ＶＣＣ・・・第１の電源 ■、・・・第２の電源 ＩＣＩ・・・トランジスタ７のコレクタ電流Ｉｃ２・・
・トランジスタ８のコレクタ電流■、・・・トランジス
タ７のベースエミッタ容量電流 ＩｂＺ・・・トランジスタ８のベースエミッタ容量電流 ■、□・・・トランジスタ７のエミッタ電流■。２・・
・トランジスタ８のエミッタ電流Ｉ、・・・コンデンサ
１０の電流 ■２ ・・・コンデンサ１１の電流 代理人 弁理士 岩 佐 義 幸 第１図 ■■ （Ａン 第２図 コンテンフ１０の電流１１ −ル′■−一一一−Ｉ
ｃ＋＋ＩＣ２”１１ 、！−−−−−ロウ
レベル出力 ： 時間 （Ｂ） 第２図 第３図 第４図 コンデンサ１０の電Ｓ流ｈ −几ｌ＼−−−−−−
コンデンサ】１の電流Ｉ２ −ル′Ｖ−一一一−ｒ
ｃ＋ ＋ｌｅｔ ” Ｉｔ ＋Ｉ２ −鉢、−７
−一一−−−−−−−−ロウレヘル土力 ： Ｂ奇聞 （Ｂン 第４図 ■εＥ 第５図 第６図 時間 （Ｂ） 第６図
Claims (5)
- （１）コレクタが第１の抵抗を介して第１の電源に接続
され、ベースに第１の入力信号が印加されると共に前記
コレクタが第１の出力端子となる第１のトランジスタと
、 コレクタが第２の抵抗を介して第１の電源に接続され、
ベースに第１の基準電圧が印加されると共に前記コレク
タが第２の出力端子となる第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
接続点に接続され、ベースに第２の入力信号が印加され
る第３のトランジスタと、 コレクタが前記第１のトランジスタのコレクタに接続さ
れ、ベースに前記第２の出力端子が接続される第４のト
ランジスタと、 コレクタが前記第２のトランジスタのコレクタに接続さ
れ、ベースに前記第１の出力端子が接続される第５のト
ランジスタと、 コレクタが前記第４及び第５のトランジスタのエミッタ
接続点に接続され、ベースに第２の基準電圧が印加され
る第６のトランジスタと、 前記第３及び第６のトランジスタのエミッタ接続点と第
２の電源との間に接続される電流源と、前記第３のトラ
ンジスタのベースと第６のトランジスタのコレクタとの
間に接続されるコンデンサとにより構成される論理回路
。 - （２）前記コンデンサを、アノード側を前記第３のトラ
ンジスタのベースに接続しカソード側を前記第６のトラ
ンジスタのコレクタに接続したダイオードで置き換えた
請求項１記載の論理回路。 - （３）コレクタが第１の抵抗を介して第１の電源に接続
され、ベースに第１の入力信号が印加されると共に前記
コレクタが第１の出力端子となる第１のトランジスタと
、 コレクタが第２の抵抗を介して第１の電源に接続され、
ベースに第１の基準電圧が印加されると共に前記コレク
タが第２の出力端子となる第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
接続点に接続され、ベースに第２の入力信号が印加され
る第３のトランジスタと、 コレクタが前記第１のトランジスタのコレクタに接続さ
れ、ベースに前記第２の出力端子が接続される第４のト
ランジスタと、 コレクタが前記第２のトランジスタのコレクタに接続さ
れ、ベースに前記第１の出力端子が接続される第５のト
ランジスタと、 コレクタが前記第４及び第５のトランジスタのエミッタ
接続点に接続され、ベースに前記第２の入力信号の逆相
信号が印加される第６のトランジスタと、 前記第３及び第６のトランジスタのエミッタ接続点と第
２の電源との間に接続される電流源と、前記第３のトラ
ンジスタのベースと第６のトランジスタのコレクタとの
間に接続される第１のコンデンサと、 前記第６のトランジスタのベースと前記第３のトランジ
スタのコレクタとの間に接続される第２のコンデンサと
により構成される論理回路。 - （４）前記第１のコンデンサを、アノード側を前記第３
のトランジスタのベースに接続しカソード側を前記第６
のトランジスタのコレクタに接続した第１のダイオード
で置き換え、前記第２のコンデンサを、アノード側を前
記第６のトランジスタのベースに接続しカソード側を前
記第３のトランジスタのコレクタに接続した第２のダイ
オードで置き換えた請求項３記載の論理回路。 - （５）前記第４及び第５のトランジスタのベースの入力
として、各々前記第２及び第１の出力端子にエミッタフ
ォロアを介して接続した請求項１〜４のいずれかに記載
の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8519788A JPH01258505A (ja) | 1988-04-08 | 1988-04-08 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8519788A JPH01258505A (ja) | 1988-04-08 | 1988-04-08 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258505A true JPH01258505A (ja) | 1989-10-16 |
Family
ID=13851916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8519788A Pending JPH01258505A (ja) | 1988-04-08 | 1988-04-08 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258505A (ja) |
-
1988
- 1988-04-08 JP JP8519788A patent/JPH01258505A/ja active Pending
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