JPH03120923A - フレーム同期方法及びその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多点監視フレーム同期方式のフレーム同期回
路において、特にデータの遅延挿脱によるスリップ制御
およびデータ配置変換の機能を備えたフレーム同期回路
に関する。

〔従来の技術〕

１次群（１，５４４Ｍ　ｂ　／　ａ　）伝送路のインタ
フェース部の機能には、多点監視方式によるフレーム同
期、遅延挿脱方式によるスリップ制御、入力データの集
中分散配置変換の３つがある。従来の多点監視フレーム
同期方式の同期回路は、ＮＴＴ施設置９８１　、’ｌ１
０Ｌ５５．Ｎｏ１１．１００頁。

図２４に記載される様に、その機能を実現するためメモ
リが必要である。遅延挿脱によるスリップ制御は、同１
０２頁１図２９に記載の様に、遅延素子を必要とし、こ
の遅延素子として通常はメモリを使用している。また、
集中分散配置変換には同９７頁９図１８のＴｓＩの様な
メモリが必要である。

〔発明が解決しようとする課題〕

上記従来技術は、インタフェース部の３つの機能（７レ
一ムパターン検出機能、データの遅延挿脱によるスリッ
プ制御機能、入力データの集中分散配置変換機能）を実
現するために、各々別個のメモリが必要のため、インタ
フェース部ｔ−ＬｓＩ等の高集積回路で構成する場合、
ハード規模が大きくなり、実装面やコストの点で問題が
あった。

本発明の目的は、ハード規模が小さく高集積化に有利な
、スリップ制御機能、データ配置変換機能を具備した多
点監視方式のフレーム同期方法及び回路を提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するために、多点監視方式のフレームｒ
期方法において、そのフレームパターン検出時に使用す
るメモリのアドレス制御を、同期はずれ状態時には、フ
レームパターン検出の為、シーケンシャル読み出し／書
き込みで制御した。

一方、同期状態時には、シーケンシャル書き込み／ラン
ダム読み出し制御Ｋし、この読み出しアドレスをデータ
配置変換およびデータ遅延情報を有したアドレス値にす
るととくよって、多点監視用メモリをスリップ制御の遅
延素子としてまた、データ配置変換用メモリとして共有
化し、制御したものである。

さらに上期目的は、同期はずれ時には、特定の位相に存
在するフレームパターンを探す九め、入力データが１ビ
ットづつシフトするように前記メモリに入力される書き
込みおよび読み出しアドレス信号を制御、出力し、一方
、同期確立時にはデータの配置変換および前記データ遅
延挿脱信号によシ、データ遅延情報を有した該アドレス
信号を制御、出力するメモリ制御回路をフレーム同期回
路に設けることによ〕達成される。

〔作用〕

同期はずれ状態（ハンチング期間）時には、フレームビ
ット周期（ｍビット）毎に存在するｎ点のフレームパタ
ーンを検出するため、入力データをｍビット毎に同一ア
ドレスのｎワードに順次書き込み又、読み出されたｎ個
のデータをフレームパターンと比較しフレームパターン
を検出し、同期復帰する。しかし、なから非同期はずれ
状態（同期確立、前方保護、後方保護期間）時には、ｍ
Ｘｎビット全データをメモリに書き込む必要はなく、Ｄ
Ｉｍビット毎入力されるフレームビット１ビットをｎ点
監視すればよいので、メモリは不要となる。そこで、非
同期はずれ状態時には、メモリをスリップ制御の遅延素
子およびデータ配置変換用のメモリとして利用する。こ
のためには、メモリの読み出しアドレスを、書き込みア
ドレスに対応したデータ遅延およびデータ配置変換情報
を有したアドレス値にすることにより実現する。

以上の方法によシ、従来よシハード規模を縮小したスリ
ップ制御、データ配置変換機能を備えたフレーム同期回
路が実現できる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は、本発明の一実施例に係る（ｎ＋１）多点監視
方式フレーム同期回路のブロック構成図である。入力端
子１よシフレームビット周期がｍビットの集中配置デー
タが入力され、該入力データは、メモリ２のＤ１ワード
に書き込まれる。メモリ２では、ＲＡＭ制御回路５から
の書き込み／読み出しアドレスの制御によシ、同期外れ
時のフレームパターンハンチング動作、入力データの集
中分散配置変換動作、データの遅延挿脱によるスリップ
制御動作を実現する。該メモリ２とＲＡＭ制御回路５の
詳細図を第２図に示す。また、第２図の回路のタイミン
グチャート図を第５図に示す。

該ＲＡＭ制御回路５は、第２図で示すように、入力デー
タと同速度でシーケンシャルカウントする。

アドレス生成カウンタ４と、該アドレスカラ／り４よシ
データ遅延ビットだけ遅れてカウントするアドレス生成
カウンタ５の２１１Ｌのカウンタを有している。該アド
レス生成カウンタ４のカウンタ値６は、同期外れ時のフ
レームパターンハンチング動作における書き込み／読み
出しアドレスとして選択回路７よシ該メモリ２のアドレ
スへ出力される。この時のメモリ２の動作をｊｇ３図お
よび第４図に示す。第３図に示すように、同期外れ時に
は同一アドレスの前半に読み出し動作を、後半に書き込
み動作を行なう。この時、該メモリ２の入出力データＤ
、〜Ｄｎの制御は、第４図（１）のような、Ａ−Ｄフレ
ームから成る４多点監視の場合、アドレス値１のとき第
４図（１）のようにデータを読み出し、最新データｄ。

ｔ−含めた４ビットを第１図のパターン検出部８へ出力
する。そして、書き込み時にはり。−Ｄ２のデータをり
、〜Ｄ、ヘシフトさせ同一アドレスに書き込みを行なう
。次にアドレス値２のときも入力データｄ、に対し同様
な動作を行なう。このような動作を（ｍｘ４）ビット間
行なうことによシ、該パターン検出部８では入力データ
系列中のフレームパターンのハンチングを可能となる。

該パターン検出部８では、７レームパターンとの一致／
不一致情報をフレーム同期保護部９へ出力し、該フレー
ム同期保画部９では、同期保護を行ない同期外れ／同期
確立情報を該ＲＡＭ制御部３へ出力する。ここで、同期
が確立した場合には、（ｎ＋１．）点のデータを一度に
比較する必要はなく、ｍビット毎に入力されるフレーム
ビット１ピツトを該パターン検出部８へと夛こみ、ｍＸ
（ｎ＋１）ビット毎にフレームパターンを監視すればよ
い。ここで、同期ｉ立時には該メモリ２のアドレス制御
を前述した制御から変えることによシ、入力データの集
中分散配置変換動作およびデータの遅延挿脱によるスリ
ップ制御動作を行なう。第５図にその原理図を示す。第
５図に丞すように、入力データの各々のフレームに対応
し性き込み／読み出し動作を行なう。データ遅延の要求
がない場合には、ダブルバッファー形式で入力データ２
フレームの各々のフレームに対応し、シーケンシャル薔
き込み、ランダム読み出しを行なう。次にデータ遅延要
求時には、トリプルバッファー形式で入力データ５フレ
ームの各々のフレームに対応しシーケンシャル書き込み
、ランダム読み出しを行なう。この時、同一フレーム用
メモリの書き込みと読み出しのタイミングをデータ遅延
量分だけ遅らせることＫより、データ遅延を実現する。

この原理に基づいた該ＲＡＭ制御部３の構成図を第２図
に示す。書き込みアドレスは、該アドレス生成カウンタ
４のカウンタ値６を利用する。次に、読み出しアドレス
は、分散配置読み出しアドレス生成部より出力されるア
ドレス値１２を利用する。

該分散配置読み出しアドレス生成部１０では、選択回路
１１よシ可変されるカウンタ値１５に対応した分散配置
用アドレスを生成する。該カウンタ値１５は、データ遅
延の要求がない場合には、該アドレス生成カウンタ４か
らのカウンタ値６が又、遅延要求がある場合には、該ア
ドレス生成カウンタ５のカウンタ値１４が選択回路部１
１で選択され使用される。このような、制御方法によ）
、該ＲＡＭ制御部３からのアドレスにより制御される該
メモリ２のＤ１ワードからのデータは、分散量を変換お
よび遅延挿脱が可能となる。該データは、第１図の位相
整合部１５へ出力される。該位相整合部１５は、１Ｂ（
エラステイクストアメモリ）等で実現され、との瞥き込
み／読み出し信号を制御することによシ位相整合を実現
する。また、この信号を位相監視部１６で監視しスリッ
プの危険性がある場合には、データの遅延挿脱要求信号
を該ＲＡＭ制御部３へ出力する。

以上のように本実施例によれば、（ｎ＋１）点監視用の
メモリをスリップ制御の遅延素子用および集中分散配置
変換用のメモリとして共用化することによシ、経済化、
高集積化に有利となる。

また、入力データを複数ハイウェイの多重化データとし
、ランダム読み出し制御により回線設定用メモリとの共
用も可能となる。

〔発明の効果〕

本発明によれば、多点監視方式のフレーム同期回路にお
いて、同期状態時と同期はずれ状態時とによシメモリの
薔き込み／読み出し制御を変えることによシ、１つのメ
モリで、多点監視用メモリとスリップ制御の遅延素子用
メモリと、データ配置変換用メモリとを共用化できるの
で、経済化およびＬＳＩ等の高集積化に有利である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る（ｎ＋１）多点監視方
式フレーム同期回路のブロック構成図、第２図は第１図
におけるメモリ部とＲＡＭ制御部の詳細図、第５図はメ
モリ部のタイミングチャート図、第４図は同期はずれ状
態におけるＲＡＭ制御方法説明図、第５図は同期確立状
態におけるＲＡＭ制御方法説明図である。 １・・・・・・データ入力端子、　　２・・・・・・メ
モリ（ＲＡＭ）、　　５・・・・・・ＲＡＭ制御部、　
　４・・・・・・アドレス生成カウンタ、　　５・・・
・・・アドレス生成カウンタ（データ遅延用）、　　８
・・・・・・パターン検出部、１０・・・・・・分散配
置アドレス生成部、　　１６・・・・・・位相監視部。 第５図 ＲＡＭλカ 第 ４図

Claims (1)

1. 【特許請求の範囲】 １、メモリを用いて同期はずれ時のフレームパターン検
   出、データの遅延挿脱によるスリップ制御および入力デ
   ータの集中分散配置変換を行うフレーム同期方法におい
   て、単一のメモリを、同期はずれ時には、前記フレーム
   パターン検出に用い、同期確立時には、前記データの遅
   延挿脱によるスリップ制御および入力データの集中分散
   配置変換に用いたことを特徴とするフレーム同期方法。 ２、同期はずれ時には、フレームパターン検出のため、
   シーケンシャル読み出し／シーケンシャル書き込みでメ
   モリのアドレス制御を行い、同期確立時には、メモリの
   読み出しアドレスを、書き込みアドレスに対応したデー
   タ配置変換情報およびデータ遅延情報を有するアドレス
   値にし、シーケンシャル書き込み／ランダム読み出しで
   メモリのアドレス制御を行うことを特徴とするフレーム
   同期方法。 ３、入力データを入力し、フレームビット同期毎のｎ個
   のデータを１ビットづつシフトしながら出力するメモリ
   と、前記メモリから出力された前記ｎ個のデータをフレ
   ームパターンと比較し、一致、不一致の結果をフレーム
   同期保護回路に出力する前記パターン検出回路と、前記
   一致、不一致の結果により、同期はずれ情報を出力する
   前記フレーム同期保護回路と、前記入力データの位相整
   合を行う位相整合回路と、前記位相整合を監視し、スリ
   ップの危険性が生じた場合、データ遅延挿脱信号を出力
   する位相監視回路と、前記データ遅延挿脱信号と前記同
   期はずれ情報とにより、同期はずれ時には、特定の位相
   に存在するフレームパターンを探すため、入力データが
   １ビットづつシフトするように前記メモリに入力される
   書き込みおよび読み出しアドレス信号を制御、出力し、
   一方、同期確立時にはデータの配置変換および前記デー
   タ遅延挿脱信号により、データ遅延情報を有した該アド
   レス信号を制御、出力するメモリ制御回路を有すること
   を特徴とするフレーム同期回路。