JPS6362272A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6362272A
JPS6362272A JP61206519A JP20651986A JPS6362272A JP S6362272 A JPS6362272 A JP S6362272A JP 61206519 A JP61206519 A JP 61206519A JP 20651986 A JP20651986 A JP 20651986A JP S6362272 A JPS6362272 A JP S6362272A
Authority
JP
Japan
Prior art keywords
film
mask
mask film
region
low impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61206519A
Other languages
English (en)
Inventor
Masafumi Shinpo
新保　雅文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments and Electronics Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments and Electronics Ltd filed Critical Seiko Instruments and Electronics Ltd
Priority to JP61206519A priority Critical patent/JPS6362272A/ja
Priority to US07/091,609 priority patent/US4845046A/en
Publication of JPS6362272A publication Critical patent/JPS6362272A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0273—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming final gates or dummy gates after forming source and drain electrodes, e.g. contact first technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials

Landscapes

  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート型や接合ゲート型電解効果トランジ
スタやバイポーラトランジスタ等に適用される半導体装
置の製造方法である。
〔発明の概要〕
ｎ型Ｓ＋基板上にＳｉＮ膜、５ｉＯ１膜、Ｔａ膜を順次
堆積し、この多層膜を島状に残す工程で、ＳｉＯ□膜を
サイドエッチしておく０次に、選択酸化し上記サイドエ
ッチされたＳｉＯ２膜をマスクにＳｉＮ膜をエッチし、
このＳｉＮ膜と選択酸化膜の間に微細な開孔を設ける工
程ポリ５ｉｌｊＪを堆積し、上記ＳｉＯ□膜及びＴａ膜
を除去してポリＳｉ膜をリフトオフし、上記開孔に接す
るポリＳｉ膜を残す工程、ポリＳｉ膜を酸化し、上記Ｓ
ｉＮ膜を除去してｎ　−５ｉ基板表面を露出する工程と
から成る半導体装置の製造方法である。
ポリＳｉをＰ型とすれば、Ｐ型ソース・ドレイン領域が
上記の微細な開孔部に形成でき、上記最終工程後にゲー
ト絶縁膜、ゲート電極を形成でき、ＭＯＳトランジスタ
に適用できる。その他、縦型Ｊ−ＦＥＴＳＳＩＴやバイ
ポーラトランジスタにも応用できる。
〔従来の技術〕
トランジスタの微細化は年々その高速性、高集積性の要
求のもとに進められている。楚の中で、′　　自己整合
技術は、微細加工技術と相まって素子の微細化に必要と
される。例えば、Ｅ　ＩｅｃｔｒｏｎｉｃｓＬｅｔｔｅ
ｒｓ、第１９巻２８３頁〜２８４頁（１９８３年）に記
載されたバイポーラの製造方法はいわゆるＳＳＴは３０
ｐｓｅｃの伝播遅延時間を得ている。この方法はｐ＋ポ
リＳｉのエミッタサイズの選択エッチ１回で活性ｐベー
ス層とｐ゛ヘース領域びｎ゛エミッタ位置サイズがきま
り、ｐ°ベース領域の幅がＳｉＮ膜のサイドエッチ量で
きまり非常に狭いという利点をもつ。しかし、ポリＳｉ
の堆積回数が４回、方向性エッチが２回と工程数が多い
問題がある。一方、電子通信学会技術研究報告Ｓ　Ｓ　
Ｄ８４−１０１（１９８４年１２月１８日）に記載され
た方法は、ＭＯ３Ｉ−ランジスタに関するものでＭＵＳ
Ａ−ＭＯ３Ｔと名づけられている。この方法でも、Ｆ部
がサイドエッチされたポリＳｉと基板との間のギヤツブ
をポリＳ１で埋める技術と、方向性エッチ技術を用いて
おり、工数が多い問題がある。
〔発明が解決しようとする問題点〕
本発明は上記の従来技術に匹敵する新規な自己整合技術
を提供するものである。
〔問題点を解決するための手段〕 本発明による製造方法は、ｉｌｌ　ｎ型５ｉｉｌ域上に
第１、第２．第３マスク膜の多層マスク膜の順次堆積　
（２）多層膜を島状に残し、第２マスク膜の端部をサイ
ドエッチにより他のマスクより内側に形成（３）選択酸
化膜の形成　（４）第２マスク膜をマスクに第１酸化膜
を選択エッチし、選択酸化膜と第１マスク膜の間に微細
な開孔を形成　（５）半４体薄膜の堆積　（６）第２．
第３マスク膜の除去で半導体薄膜をリフトオフし、上記
開花部に接する半導体薄膜を残す　（７）半導体ｇｉ膜
表面の酸化　（８）第１マスク膜の除去の各工程からな
る。半導体Ｆｖ膜をｐ型としておけば、ＭＯＳのｐ゛ソ
ースびドレイン領域が上記工程で設けられ、（８）の工
程後ゲート酸化膜、ゲート電極が形成される。同様にＪ
−ＦＥＴのｐ３ゲート領域が設けられ、（８）の工程後
ｎ０ソースまたはドレイン領域が形成される。
〔作用〕
第１マスク膜には耐酸化性絶縁膜例えばＳｉＮ膜を、第
２マスク膜にはＳｉ０ｇ膜や高融点第１金属膜を、第３
マスク膜には高融点第２金属膜やＳｉ膜が用いられる。
第３マスク膜は（２）の第２マスク膜のサイドエッチ、
（３）の選択酸化、（４）の第１マスク膜のエッチに対
し、また第２マスク膜は（３）の選択酸化、（４）の第
１マスク膜のエッチに対し形状が保たれる材料が選ばれ
る。第３マスク膜は（６）の工程リフトオフを容易にす
るための役割をもち、ポリＳｔを用いた場合は（３）の
選択酸化工程で酸化されるが問閏はない。（５）の工程
における微細な開孔は、（２）の工程の第２マスク膜の
サイドエッチ量できめられ、従来技術と同様に制御でき
る。本発明によればポリＳｉの堆積は１回もしくは２回
で済む。
〔実施例〕
ａ、実施例Ｉ　　ＭＯ３Ｔ製造工程（第１図、第２図）
第１図ｔａ＋〜（１）には本発明をＭＯＳ）ランジスタ
（ＭＯ５Ｔ）に適用した例を示す。第１図（ａｌはｎ型
Ｓ１基板１０上に第１マスク膜（ＳｉＮ膜）Ｌ第２マス
ク膜（ＳｉＯｚ＃）　２、第３マスク膜（Ｔａ膜）３を
順次堆積した断面であり、これらはＣＶＤ、スパッタ等
で行なわれる。第１マスク膜１、第２マスク膜２、第３
マスク膜３のそれぞれの厚みは、例えば０．１μｍ、１
μｍ、０．２μｍである。第１図（ｂｌは、上記多層膜
をほぼＭＯ３Ｔサイズで島状に残した断面である０反応
性イオンエッチ（ＲｒＥ）、イオンエッチ等でほぼ垂直
に多ｒＦ！Ｊ膜をエッチ後、プラズマエッチまたはウェ
ットエッチ等の等方性エッチで第２マスク膜２をサイド
エッチする。サイドエッチ量は例えば０．５μ１１〜１
μ謡である。第１図（Ｃ）は第１マスク膜１をマスクに
選択酸化膜４を設けた断面である。選択酸化に伴うバー
ズビークを減少するため、予め基板１０に四部等を形成
することもできる。選択酸化膜４は例えば１〜２μ糊に
形成される。第１図１ｆｌは第２マスク膜２をマスクに
第１マスク膜１の端部近傍の露出部分を除去した断面で
、第１マスク膜ｌと選択酸化膜４の間に基板１０表面に
微細な幅で開孔部１１０，１２０が設けられる。第１マ
スク膜１の除去には等方性エッチを用いる。第１図（ｅ
ｌは、Ｂ添加されたａ−３ｔ膜５を堆積した断面である
。ａ−５ｉ膜５は方向性堆積が望ましく、ＰＣＶＤ、ス
パッタ、蒸着、イオンビーム堆積等が用いられる。　ａ
−３ｉ膜５の厚みは第２マスク膜２より薄く、ピンホー
ルがない程度に厚く選ばれる。又堆積条件は、第３マス
クＦｌａ下の第１゜第２マスク膜１，２の側面までａ−
Ｓｉ膜５が達する様に選ぶ必要がある。第１図１ｆｌは
、第２．第３マスク２．３特にマスク膜２をウェットエ
ッチ等で除去して、第３マスク膜３上のａ−５ｉ膜膜５
をリフトオフした断面で、第１マスク膜１が露出される
と共に基板ｌＯに対して微細な開花部１１０，１２０を
通して接触するａ−５ｉ膜５が残る。この後必要に応じ
ａ−５ｉ膜５の不要部を除去し、ソース電極５１、ドレ
イン５２とする。第１図（幻はａ−３ｉ膜５を酸化して
、表面及び側面にＳｉｎｇ膜１４膜形４した断面である
。この段階でａ−５ｉｖ！、５はｐ９ポリＳｉ膜になる
と共に、基板１中にｐ゛ソース領域１１、ｐ゛　ドレイ
ン領域１２が拡散により形成される。第１図（ｈｌは第
１マスク膜１を除去してゲート酸化膜２４を設けた断面
図、第１図（１１はゲート電極６４を形成した断面図で
ある。
必要に応じＳｉＯ□膜１４にコンタクト開孔を行いソー
ス、ドレイン配線６１．６２を設け、完成する。
第１図（幻の工程の後、絶縁膜を全面堆積し方向性エッ
チすることによりｐ“ポリ５ｉｌ１９５１，５２の端部
の絶縁膜を厚くすると共に、第１マスク膜を露出するこ
ともできる。
実際のＭＯ３Ｔの製造にあたってはｐ“ソース、ドレイ
ン領域１１．１２を離間させる必要があるため、マスク
工程が必要である。第２図に示した平面図で第１．第２
．第３マスク１，２．３の対向する２つの辺に沿ってｐ
９ソース、ドレイン領域１１．１２設けられるので、第
１図ｆｄｌの工程でマスク５０を用いて開孔部１１０，
１２０を設は他はレジスト等で被う。
または、第１図ｆｄ＋の工程でマスク５０は用いず、第
１図（ｆｌの工程の後、マスク５０の反転マスクを用い
不要なａ−Ｓｉ膜５を除去すると共にソース・ドレイン
電極５１．５２を形成する。また、ａ−５ｔ膜５への不
純物添加は第１図ｆｄｌ、　ｔｅｌ、　ｆｆｌ、　、（
ｇ”ｌのいずれの段階でも行えるが、その方法は上記の
ソース・ドレイン電極５１．５２の分離と関係し、最適
なものが選択される。
ｂ、実施例２　バイポーラ製造工程（第３図）第３図（
ａｌ〜＋ｄｌには本発明をバイポーラトランジスタに適
用した工程例を示す、第３図（ａ）は実施例１　（第１
図（ｄ））と同様に第１マスクＭｌと選択酸化膜４の間
に微細な開孔部１１０，１２０を設けた断面である。
この例では、第２マスク膜２をマスクにした第１マスク
１のエッチを長く行い、サイドエッチを行っている。ま
た、ｎ型領域１０はｎ０コレクタ領域１３上に設けられ
ている。第３図（ｂｌは、ｐ″ａ−Ｓｉ膜５の堆積後、
第２．第３．マスク膜２，３を除去し、さらにイオン注
入によってｐベース領域１５をｎ領域１０中に形成した
断面である。第３図ｆｃ）は、ｐ″ａ−３ｉ膜５の不要
部分を除去後、酸化してｐ。
ポリＳｉベース電極５３、ｐ゛ベース領域１６を形成し
たものである。第３図（ａｌの第１マスクのサイドエッ
チによって露出していたｐベース領域１５上にもＳｉＯ
□膜１４膜形４される。第３図ｆｄｌは、第１マスク膜
１を除去しｎｏポリＳｉ膜を堆積選択エッチしてｎ゛ポ
リＳｔエミフタ電極６７及びｎ゛エミッタ領域１７を形
成した断面である。この例の様に、本発明では第２マス
ク膜２をマスクにした第１マスク膜１のオーバーエッチ
により、第１マスク膜１のサイズを小さくして、ｎ“エ
ミッタ領域１７とｐ３ペース領域１５の間の容量減少、
耐圧向上が図れる。
Ｃ０実施例３　　ｓｔｒ構造（第４図）第３図（ｂｌに
示゛したイオン注入によるｐベース領域１５の形成をし
なければ、また寸法、不純物密度を適宜選べば、第３図
と同様な工程で第４図に示すＳＩＴが形成できる。ＳＩ
Ｔに限らずＪ−ＦＥＴも同様である。
ｄ、実施例４　　ＭＯ３Ｔ製造工程（第５図）第５図＋
ａｌ　〜ｔｅｌには本発明をＬＤＤ構造のＭＯ３Ｔに適
用した工程断面図を示す。第５図（ａｌは第３図（ａｌ
と同様に、第１スク膜１を第２マスク膜２に対しサイド
エッチしたものである。第５図（ｂｌは、ｐ″ａ−５ｉ
膜５を第１マスク１をマスクに、両膜の間のれ基板表面
にｐ−ｅＩ域１１１．１１２を形成した状態を示す、以
下の工程である第５図（Ｃ１及び（ｄｌは第１図と同様
な工程を行った断面図で、第５図（ｅｌのようなＬＤＤ
構造ＭＯ３Ｔが完成する。
ｅ、実施例５　第３マスク膜（第６図）第６図（ａｌ〜
山）には、第３マスク膜３にａ−３ｉまたはポリＳｉ膜
を、用いた例を示す。第６図（ａ）は、第１゜第２．第
３マスク膜１．２．３を島状に残した断面であり、第６
図中）は選択酸化膜４を形成した状態である。この工程
で第３マスク駆動３であるＳｉ膜はＳｉ０ｇ膜に変換す
る。この際、Ｓｉ膜の堆積が増えるので第２マスクＢ２
に対する第１マスク膜１のオーバーハングも増加し、後
工程のりフトオフが容易になる。
（発明の効果〕 上述の如く、本発明による製造工程ではＭＯ５Ｔのソー
ス１１及びドレイン領域１２やバイポーラのｐ°ベース
領域１６等が第２マスク膜２のサイドエッチ■できまる
ため、極力細くできる。そのため商運性に優れたトラン
ジスタが微細なサイズで得られる。製造工程も上述の様
に簡単でる。
半道体薄膜５にａ−５ｉ膜を用いる例を述べてきたが、
ポリＳｉ膜でも同様であり、または導電不純物を含む金
属と半導体膜の２Ｎ構造や、半導体膜／金属／半導体膜
の３層構造も適用される。第２マスク膜２にＳｉＯ□を
用いた例を述べたが、前述の制限内であれば金属でも他
の絶縁膜も用いられ、第３マスク膜３も同様に金属やＳ
ｉ膜、他の絶縁膜が用いられる。金属膜は高融点金属で
あるＴａ、Ｗ＋Ｍ。
等やその硅化物を利用できる。
本発明は実施例の他に、横型Ｊ−ＦＥＴや３１Ｔ、バイ
ポーラ、さらにショットキゲート型にも適用できその応
用範囲はＳｉに限らすＧａＡｓ等他の半導体材料に及ぶ
。その際の選択酸化は、第３マスク膜をマスクにした絶
縁物の方向性堆積によって置きかえられる。
【図面の簡単な説明】
第１図ｆａｔ〜ｆｉｌは本発明によるＭＯ３Ｔの製造工
程順断面図、第２図は本発明よるＭＯ３Ｔの平面図、第
３図＋ａｌ〜（ｄｌは本発明をパイボーラ工程に適用し
た製造工程順断面図、第４図は本発明を用いたＳＩＴ断
面図、第５図（ａｌ　〜（ｅｌはＭＯ５Ｔに適用した他
の実施例の製造工程順断面図、第６図（ａｌとｔｂ＋は
本発明の他の実施例の断面図である。 １０・・・基板 ■・・・第１マスク膜 ２・・・第２マスク膜 ３・・・第３マスク膜 ４．１４・・・酸化膜 ５・・・ａ−Ｓｉ膜 ５１．５２．５３・・・ｐ９ポリＳｉ膜２４・・・ゲー
ト酸化膜 １１．１２．１６・・・ｐ″領域 １３、１７・・・ｎ１１ 以上 出願人　セイコー電子工業株式会社 代理人　弁理士　最　上　　務（他１名）不づ色日月１
；よろどＱＳ丁め翳道ニオＭｐ貢ビ〒面５０第１図 ＭｏＳＣＨａ　＝８”＠ｆ’ｒｍ　図 第５図

Claims (7)

    【特許請求の範囲】
  1. （１）一導電型低不純物密度半導体領域表面に耐酸化性
    の第１マスク膜と、第２マスク膜、第３マスク膜の少な
    く共３層からなる多層マスク膜を堆積する第１工程と、 前記多層マスク膜を島状に残し、第２マスク膜が第１、
    第３マスク膜に対しその端部が内側になる様にする第２
    工程と、 前記第１マスク膜をマスクに前記低不純物密度領域表面
    に選択酸化膜を設ける第３工程と、第２マスク膜をマス
    クを端部が露出する第１マスク膜を選択除去し、残った
    第１マスク膜と選択酸化膜の各端部の間に前記低不純物
    密度領域の露出部分を形成する第４工程と、 少なくとも、半導体薄膜を第２マスク膜の厚み以下に堆
    積する第５工程と、 第２、第３マスク膜を除去することにより、第３マスク
    膜上の前記半導体薄膜をリフトオフし、第１マスク膜を
    露出すると共に、前記低不純物密度領域の露出部分に接
    する前記半導体薄膜を選択的に残す第６工程と、 前記半導体薄膜表面を酸化する第７工程と、第１マスク
    膜を除去し前記低不純物密度領域を露出する第８工程と
    、 から成る半導体装置の製造方法。
  2. （２）前記半導体薄膜に第５工程中もしくは後に逆導電
    型不純物を添加し、前記第４工程で露出した前記低不純
    物密度領域の少なく共一部に逆導電型領域を形成するこ
    とを特徴とする特許請求の範囲第１項記載の半導体装置
    の製造方法。
  3. （３）第４工程で前記低不純物密度領域の露出部分を互
    いに離間する２つの露出部分とするか、第５もしくは第
    ６工程の後、前記半導体薄膜の不要部分の選択除去する
    かして、前記低不純物密度領域をはさんで互いに離間し
    、ソース領域とドレイン領域とになる２つの前記逆導電
    型領域を設け、第８工程の後露出する前記低不純物密度
    領域表面にゲート絶縁膜を設ける工程とゲート絶縁膜上
    にゲート電極を設ける工程から成る特許請求の範囲第２
    項記載の半導体装置の製造方法。
  4. （４）第８工程と後前記低不純物密度領域の露出部分に
    １導電型ソースもしくはドレイン領域を設け、前記逆導
    電型領域をゲート領域とすることを特徴とする特許請求
    の範囲第２項記載の半導体装置の製造方法。
  5. （５）第６工程の後前記第１マスク膜下の前記低不純物
    密度領域に逆導電型不純物をイオン注入してベース領域
    となし、第８工程の後前記低不純物密度領域の露出部分
    に１導電型エミッタもしくはコレクタ領域を設けること
    を特徴とする特許請求の範囲第２項記載の半導体装置の
    製造方法。
  6. （６）第４工程において第１マスク膜の選択除去の際、
    オーバーエッチを行なうことを特徴とする特許請求の範
    囲第１項から第５項いずれか記載の半導体装置の製造方
    法。
  7. （７）前記第１マスクまく窒化硅素膜、第２マスク膜が
    酸化硅素膜もしくは第１金属膜、第３マスク膜が第１金
    属膜とは異なる第２金属膜もしくはシリコン膜であるこ
    とを特徴とする特許請求の範囲第１項から第６項のいず
    れか記載の半導体装置の製造方法。
JP61206519A 1986-09-02 1986-09-02 半導体装置の製造方法 Pending JPS6362272A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61206519A JPS6362272A (ja) 1986-09-02 1986-09-02 半導体装置の製造方法
US07/091,609 US4845046A (en) 1986-09-02 1987-08-31 Process for producing semiconductor devices by self-alignment technology

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61206519A JPS6362272A (ja) 1986-09-02 1986-09-02 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS6362272A true JPS6362272A (ja) 1988-03-18

Family

ID=16524709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61206519A Pending JPS6362272A (ja) 1986-09-02 1986-09-02 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4845046A (ja)
JP (1) JPS6362272A (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01151268A (ja) * 1987-12-08 1989-06-14 Mitsubishi Electric Corp 半導体装置の製造方法
NL8800157A (nl) * 1988-01-25 1989-08-16 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
US5200918A (en) * 1988-07-20 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Static semiconductor memory with polysilicon source drain transistors
US5166763A (en) * 1988-07-20 1992-11-24 Mitsubishi Denki Kabushiki Kaisha Static type semiconductor memory device and method of manufacturing thereof
US5543646A (en) * 1988-09-08 1996-08-06 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode
US5272100A (en) * 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
US5089863A (en) * 1988-09-08 1992-02-18 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode
JP2508818B2 (ja) * 1988-10-03 1996-06-19 三菱電機株式会社 半導体装置の製造方法
US5141891A (en) * 1988-11-09 1992-08-25 Mitsubishi Denki Kabushiki Kaisha MIS-type semiconductor device of LDD structure and manufacturing method thereof
US5231038A (en) * 1989-04-04 1993-07-27 Mitsubishi Denki Kabushiki Kaisha Method of producing field effect transistor
KR940005729B1 (ko) * 1989-06-13 1994-06-23 삼성전자 주식회사 디램셀의 제조방법 및 구조
US4992388A (en) * 1989-12-10 1991-02-12 Motorola, Inc. Short channel IGFET process
US5234539A (en) * 1990-02-23 1993-08-10 France Telecom (C.N.E.T.) Mechanical lift-off process of a metal layer on a polymer
US5071780A (en) * 1990-08-27 1991-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse self-aligned transistor integrated circuit
US5026665A (en) * 1990-12-24 1991-06-25 Motorola Inc. Semiconductor device electrode method
JPH04322469A (ja) * 1991-04-23 1992-11-12 Mitsubishi Electric Corp 薄膜電界効果素子およびその製造方法
JPH0574806A (ja) * 1991-09-13 1993-03-26 Hitachi Ltd 半導体装置及びその製造方法
US5196357A (en) * 1991-11-18 1993-03-23 Vlsi Technology, Inc. Method of making extended polysilicon self-aligned gate overlapped lightly doped drain structure for submicron transistor
US5391510A (en) * 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US5712759A (en) * 1995-12-22 1998-01-27 International Business Machines Corporation Sidewall capacitor with L-shaped dielectric
KR0182000B1 (ko) * 1995-12-28 1999-04-15 김광호 바이폴라 트랜지스터의 제조방법
US5811339A (en) * 1996-09-11 1998-09-22 Vanguard International Semiconductor Corporation Method of fabricating deep submicron MOSFET with narrow gate length using thermal oxidation of polysilicon
US6051473A (en) * 1996-11-22 2000-04-18 Advanced Micro Devices, Inc. Fabrication of raised source-drain transistor devices
US5879998A (en) * 1997-07-09 1999-03-09 Advanced Micro Devices, Inc. Adaptively controlled, self-aligned, short channel device and method for manufacturing same
US6232188B1 (en) * 1997-07-31 2001-05-15 Texas Instruments Incorporated CMP-free disposable gate process
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
JP2010016089A (ja) * 2008-07-02 2010-01-21 Nec Electronics Corp 電界効果トランジスタ、その製造方法、及び半導体装置
EP3840055A1 (en) * 2019-12-17 2021-06-23 Imec VZW Method of manufacturing a mosfet and an intermediate structure manufactured thereby

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735807A (en) * 1971-06-18 1973-05-29 B E Hunt Heater for fluid contained in a vessel
FR2252638B1 (ja) * 1973-11-23 1978-08-04 Commissariat Energie Atomique
US4127931A (en) * 1974-10-04 1978-12-05 Nippon Electric Co., Ltd. Semiconductor device
US4063992A (en) * 1975-05-27 1977-12-20 Fairchild Camera And Instrument Corporation Edge etch method for producing narrow openings to the surface of materials
NL7703941A (nl) * 1977-04-12 1978-10-16 Philips Nv Werkwijze ter vervaardiging van een halfgelei- derinrichting en inrichting, vervaardigd door toepassing van de werkwijze.
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
JPS55138877A (en) * 1979-04-17 1980-10-30 Seiko Instr & Electronics Ltd Method of fabricating semiconductor device
US4414737A (en) * 1981-01-30 1983-11-15 Tokyo Shibaura Denki Kabushiki Kaisha Production of Schottky barrier diode
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
US4545114A (en) * 1982-09-30 1985-10-08 Fujitsu Limited Method of producing semiconductor device
JPS59229876A (ja) * 1983-06-13 1984-12-24 Toshiba Corp シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法
DE3576610D1 (de) * 1985-12-06 1990-04-19 Ibm Verfahren zum herstellen eines voellig selbstjustierten feldeffekttransistors.
US4670090A (en) * 1986-01-23 1987-06-02 Rockwell International Corporation Method for producing a field effect transistor
DE3609274A1 (de) * 1986-03-19 1987-09-24 Siemens Ag Verfahren zur herstellung eines selbstjustiert positionierten metallkontaktes
US4696095A (en) * 1986-03-27 1987-09-29 Advanced Micro Devices, Inc. Process for isolation using self-aligned diffusion process

Also Published As

Publication number Publication date
US4845046A (en) 1989-07-04

Similar Documents

Publication Publication Date Title
US4845046A (en) Process for producing semiconductor devices by self-alignment technology
JPH05206451A (ja) Ｍｏｓｆｅｔおよびその製造方法
JP2000514241A (ja) 自己整合されたコンタクトおよびフィールド絶縁物を伴ったトランジスタおよび該トランジスタのための製造プロセス
JPH01259546A (ja) 半導体装置の製造方法
JPS6214107B2 (ja)
JP2672596B2 (ja) 半導体装置の製造方法
JP2747217B2 (ja) 半導体装置の製造方法
JP2670309B2 (ja) 半導体装置の製造方法
JP3189399B2 (ja) 半導体装置の製造方法
KR960016230B1 (ko) 단차비가 감소된 반도체 소자의 콘택홀 형성방법
JP2950620B2 (ja) 半導体装置
JP2001274388A (ja) 半導体装置およびその製造方法
JPH0342842A (ja) 半導体装置の製造方法
JPS61252656A (ja) 半導体装置およびその製造方法
JP2822382B2 (ja) 半導体装置及びその製造方法
JPS6150385B2 (ja)
JPH03185838A (ja) 半導体装置の製法
JPH02216848A (ja) 半導体装置およびその製造方法
JPS59189657A (ja) 半導体装置の製造方法
JPH01140667A (ja) 半導体装置
JPS609163A (ja) 半導体装置の製造方法
JPH05198571A (ja) 半導体装置及びその製造方法
JPH0123952B2 (ja)
JPS61147575A (ja) 半導体装置の製造方法
JPS58137259A (ja) 半導体装置の製造方法