JPH0126185B2 - - Google Patents
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- JPH0126185B2 JPH0126185B2 JP56135154A JP13515481A JPH0126185B2 JP H0126185 B2 JPH0126185 B2 JP H0126185B2 JP 56135154 A JP56135154 A JP 56135154A JP 13515481 A JP13515481 A JP 13515481A JP H0126185 B2 JPH0126185 B2 JP H0126185B2
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- Japan
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- epitaxial layer
- forming
- film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
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- Element Separation (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラ型半導体装置の製造方法に
係り、特に活性領域の側面がフイールド絶縁膜に
よつて画定される構造のバイポーラ型半導体装置
に於ける機能領域及び電極の形成方法に関する。
係り、特に活性領域の側面がフイールド絶縁膜に
よつて画定される構造のバイポーラ型半導体装置
に於ける機能領域及び電極の形成方法に関する。
半導体素子の微細化を図ることは、半導体集積
回路（IC）の動作速度及び集積度を向上せしめ
るうえで重要な課題である。
回路（IC）の動作速度及び集積度を向上せしめ
るうえで重要な課題である。
バイポーラ型半導体装置に於て、素子の微細化
を図る構造として多く用いられるものとして、活
性領域がフイールド絶縁膜で画定されるアイソ・
プレーナ構造がある。このアイソ・プレーナ構造
に於ては素子分離領域、コレクタ・コンタクト領
域及びベース領域が、一枚のフオト・マスクによ
つて自己整合された状態で形成されるので、これ
らの領域を形成する際の位置合わせ余裕をみる必
要がなく、従つて素子の微細化が図れるわけであ
る。
を図る構造として多く用いられるものとして、活
性領域がフイールド絶縁膜で画定されるアイソ・
プレーナ構造がある。このアイソ・プレーナ構造
に於ては素子分離領域、コレクタ・コンタクト領
域及びベース領域が、一枚のフオト・マスクによ
つて自己整合された状態で形成されるので、これ
らの領域を形成する際の位置合わせ余裕をみる必
要がなく、従つて素子の微細化が図れるわけであ
る。
然し従来のアイソ・プレーナ構造に於ては、第
１図に示すようにベース電極窓１とエミツタ拡散
窓兼電極窓２が、別の位置合わせ工程を経てベー
ス領域３上に並設されるために、活性領域である
ベース領域の長さＬを、電極窓の位置合わせ余裕
αとベース電極窓１の幅l1とエミツタ電極窓の幅
l2及びこれらの電極窓上に形成する電極配線の位
置合わせ余裕を考慮した電極窓間隔l3の和（Ｌ＝
α＋l1＋l2＋l3）以下に縮小することができない
という問題があつた。
１図に示すようにベース電極窓１とエミツタ拡散
窓兼電極窓２が、別の位置合わせ工程を経てベー
ス領域３上に並設されるために、活性領域である
ベース領域の長さＬを、電極窓の位置合わせ余裕
αとベース電極窓１の幅l1とエミツタ電極窓の幅
l2及びこれらの電極窓上に形成する電極配線の位
置合わせ余裕を考慮した電極窓間隔l3の和（Ｌ＝
α＋l1＋l2＋l3）以下に縮小することができない
という問題があつた。
本発明は上記問題点を除去するためにフイール
ド絶縁膜によつて画定された活性領域の側面から
不純物の導入及び電極の導出を行うことにより活
性領域面積を縮小せしめるバイポーラ半導体装置
の製造方法を提供する。
ド絶縁膜によつて画定された活性領域の側面から
不純物の導入及び電極の導出を行うことにより活
性領域面積を縮小せしめるバイポーラ半導体装置
の製造方法を提供する。
則ち本発明は、基板上に形成されたエピタキシ
ヤル層表面に、活性領域を画定するように囲むフ
イールド酸化膜と該活性領域を覆う窒化膜を形成
する工程と、該活性領域の縁部に部分的に開孔を
持つマスク膜を形成する工程と、該マスク膜及び
該窒化膜をマスクにして選択エツチングを行い、
該フイールド酸化膜を一部除去することにより開
口部を形成して該エピタキシヤル層を部分的に露
出する工程と、該エピタキシヤル層の該開口部の
形成された領域にイオン注入により不純物を導入
する工程と、該エピタキシヤル層上の該開口部の
形成された領域に半導体層を形成する工程と、該
半導体層に不純物を導入し、該マスク膜を除去す
る工程と、熱処理により該半導体層からエピタキ
シヤル層内に不純物を拡散して該エピタキシヤル
層表面にベース・コンタクト領域を形成する工程
と、該エピタキシヤル層表面の活性領域にベー
ス・コンタクト領域に接続されたベース領域を形
成し、該ベース領域内にエミツタ領域を形成する
工程とを含むことを特徴とする。
ヤル層表面に、活性領域を画定するように囲むフ
イールド酸化膜と該活性領域を覆う窒化膜を形成
する工程と、該活性領域の縁部に部分的に開孔を
持つマスク膜を形成する工程と、該マスク膜及び
該窒化膜をマスクにして選択エツチングを行い、
該フイールド酸化膜を一部除去することにより開
口部を形成して該エピタキシヤル層を部分的に露
出する工程と、該エピタキシヤル層の該開口部の
形成された領域にイオン注入により不純物を導入
する工程と、該エピタキシヤル層上の該開口部の
形成された領域に半導体層を形成する工程と、該
半導体層に不純物を導入し、該マスク膜を除去す
る工程と、熱処理により該半導体層からエピタキ
シヤル層内に不純物を拡散して該エピタキシヤル
層表面にベース・コンタクト領域を形成する工程
と、該エピタキシヤル層表面の活性領域にベー
ス・コンタクト領域に接続されたベース領域を形
成し、該ベース領域内にエミツタ領域を形成する
工程とを含むことを特徴とする。
以下本発明を一実施例について第２図に示す被
処理半導体基板の一例の断面構造図、及び第３図
ａ乃至ｊに示す第１の実施例の工程断面図、第４
図ａ乃至ｅに示す第２図の実施例の工程断面図を
用いて詳細に説明する。
処理半導体基板の一例の断面構造図、及び第３図
ａ乃至ｊに示す第１の実施例の工程断面図、第４
図ａ乃至ｅに示す第２図の実施例の工程断面図を
用いて詳細に説明する。
本発明を適用してバイポーラ型半導体装置を形
成する際の被処理基板は、例えば埋込み層拡散、
エピタキシヤル成長、選択熱酸化、不純物の選択
導入等、通常の工程を経て第２図に示すような構
造に形成される。即ち第２図に於て、１１はP-
型シリコン（Si）基板、１２はN+型埋込み層、
１３はＮ型シリコン（Si）エピタキシヤル層（コ
レクタ領域）、１４はP+型素子分離領域、１５は
N+型コレクタ・コンタクト領域、１６ａ，１６
ｂ，１６ｃ，１６ｄ，１６ｅはフイールド二酸化
シリコン（SiO2）膜を示す。
成する際の被処理基板は、例えば埋込み層拡散、
エピタキシヤル成長、選択熱酸化、不純物の選択
導入等、通常の工程を経て第２図に示すような構
造に形成される。即ち第２図に於て、１１はP-
型シリコン（Si）基板、１２はN+型埋込み層、
１３はＮ型シリコン（Si）エピタキシヤル層（コ
レクタ領域）、１４はP+型素子分離領域、１５は
N+型コレクタ・コンタクト領域、１６ａ，１６
ｂ，１６ｃ，１６ｄ，１６ｅはフイールド二酸化
シリコン（SiO2）膜を示す。
第３図ａ乃至ｊの工程断面図に示したのは、本
発明をベース領域のみに適用した一実施例であ
る。
発明をベース領域のみに適用した一実施例であ
る。
即ち先ず第３図ａに示すように、直接窒化法に
よりフイールドSiO2膜１６ｂ及び１６ｃにより
画定表出された活性領域１７のＮ型Siエピタキシ
ヤル層１３上面に150〜200〔Å〕程度の第１の窒
化シリコン（Si3N4）膜１８を形成する。次いで
第３図ｂに示すようにフオト・レジスト膜１９及
びSi3N4膜１８をマスクにして選択エツチングを
行い、フイールドSiO2膜１６ｂにＮ型Siエピタ
キシヤル層１３の側面を表出する0.2〜0.3.〔μm〕
程度の深さのベース・コンタクト溝２０を形成
し、次いで前記フオト・レジスト膜１９をマスク
にして、例えば注入エネルギー３０〔KeV〕、注
入量２×1014〔atm／cm2〕程度の条件で硼素(B)の
イオン注入を行う。なお該イオン注入に於て硼素
イオンB+注入領域２１ａはSi面表出領域で深く、
Si3N4膜被覆領域で浅く形成される〔B+は硼素イ
オンを示す）。次いで第３図ｃに示すように該被
処理基板上に化学気相成長（CVD）法を用いて
0.5〔μm〕程度の厚さの第１のノン・ドープ多結
晶Si層２２′を形成し、次いで該ノン・ドープ多
結晶Si層２２′に例えば注入エネルギー60
〔KeV〕、注入量５×1015〔atm／cm2〕程度の条件
で硼素(B)の高濃度イオン注入を行う（２１ｂは
B+注入領域）。次いでリフト・オフを行つて、第
３図ｄに示すように前記ベース・コンタクト溝２
０を覆う領域に多結晶Siベース電極配線２２を形
成し、所望の高温アニール処理を行つて、多結晶
Siベース電極配線２２に導電性を附与すると同時
に、該配線中の硼素Ｂをベース・コンタクト溝２
０内に表出しているSiエピタキシヤル層内に拡散
せしめ、該領域にP+型ベース・コンタクト領域
２３を形成する。次いで第３図ｅに示すように前
記ベース電極配線２２の表面を含む被処理基板上
にCVD法を用いて500〔Å〕程度の厚さの第２の
ノン・ドープ多結晶Si層２４を形成し、更にその
上にCVD法により2000〔Å〕程度の厚さの第２の
Si3N4膜２５′を形成する。次いで通常のフオ
ト・エツチング法により第２のSi3N4膜２５′の
パターンニングを行い、第３図ｆに示すようにエ
ミツタ電極窓形成領域２６を覆うSi3N4パターン
２５を形成し、該Si3N4パターン２５をマスクに
して例えば注入エネルギー４０〔KeV〕、注入量
２×1014〔atm／cm2〕程度の条件で硼素(B)のイオ
ン注入を行い、所望の高温アニール処理を施して
Ｐ型外部ベース領域２７を形成する。次いで
Si3N4パターン２５を耐酸化マスクとして第２の
多結晶Si層２４を底部まで選択熱酸化して、第３
図ｇに示すように多結晶シリコンベース電極配線
２２、外部ベース領域２７及びフイールドSiO2
膜１６ｂ，１６ｃの表面を覆うSiO2絶縁膜２８
を形成する。
よりフイールドSiO2膜１６ｂ及び１６ｃにより
画定表出された活性領域１７のＮ型Siエピタキシ
ヤル層１３上面に150〜200〔Å〕程度の第１の窒
化シリコン（Si3N4）膜１８を形成する。次いで
第３図ｂに示すようにフオト・レジスト膜１９及
びSi3N4膜１８をマスクにして選択エツチングを
行い、フイールドSiO2膜１６ｂにＮ型Siエピタ
キシヤル層１３の側面を表出する0.2〜0.3.〔μm〕
程度の深さのベース・コンタクト溝２０を形成
し、次いで前記フオト・レジスト膜１９をマスク
にして、例えば注入エネルギー３０〔KeV〕、注
入量２×1014〔atm／cm2〕程度の条件で硼素(B)の
イオン注入を行う。なお該イオン注入に於て硼素
イオンB+注入領域２１ａはSi面表出領域で深く、
Si3N4膜被覆領域で浅く形成される〔B+は硼素イ
オンを示す）。次いで第３図ｃに示すように該被
処理基板上に化学気相成長（CVD）法を用いて
0.5〔μm〕程度の厚さの第１のノン・ドープ多結
晶Si層２２′を形成し、次いで該ノン・ドープ多
結晶Si層２２′に例えば注入エネルギー60
〔KeV〕、注入量５×1015〔atm／cm2〕程度の条件
で硼素(B)の高濃度イオン注入を行う（２１ｂは
B+注入領域）。次いでリフト・オフを行つて、第
３図ｄに示すように前記ベース・コンタクト溝２
０を覆う領域に多結晶Siベース電極配線２２を形
成し、所望の高温アニール処理を行つて、多結晶
Siベース電極配線２２に導電性を附与すると同時
に、該配線中の硼素Ｂをベース・コンタクト溝２
０内に表出しているSiエピタキシヤル層内に拡散
せしめ、該領域にP+型ベース・コンタクト領域
２３を形成する。次いで第３図ｅに示すように前
記ベース電極配線２２の表面を含む被処理基板上
にCVD法を用いて500〔Å〕程度の厚さの第２の
ノン・ドープ多結晶Si層２４を形成し、更にその
上にCVD法により2000〔Å〕程度の厚さの第２の
Si3N4膜２５′を形成する。次いで通常のフオ
ト・エツチング法により第２のSi3N4膜２５′の
パターンニングを行い、第３図ｆに示すようにエ
ミツタ電極窓形成領域２６を覆うSi3N4パターン
２５を形成し、該Si3N4パターン２５をマスクに
して例えば注入エネルギー４０〔KeV〕、注入量
２×1014〔atm／cm2〕程度の条件で硼素(B)のイオ
ン注入を行い、所望の高温アニール処理を施して
Ｐ型外部ベース領域２７を形成する。次いで
Si3N4パターン２５を耐酸化マスクとして第２の
多結晶Si層２４を底部まで選択熱酸化して、第３
図ｇに示すように多結晶シリコンベース電極配線
２２、外部ベース領域２７及びフイールドSiO2
膜１６ｂ，１６ｃの表面を覆うSiO2絶縁膜２８
を形成する。
次いで第３図ｈに示すように前記Si3N4パター
ン２５及びその下部の第２の多結晶Si層２４及び
第１のSi3N4膜１８を選択的にエツチング除去し
て前記SiO2絶縁膜２７にエミツタ電極窓２６を
形成した後、該エミツタ電極窓２６から例えば注
入エネルギー３０〔KeV〕、５×1013〔atm／cm2〕
程度の条件で硼素(B)のイオン注入を行いN-型Si
エピタキシヤル層に所望の深さのB+注入領域２
９′を形成し、次いで第３図ｉに示すようにエミ
ツタ電極窓２６から例えば注入エネルギー６０
〔KeV〕、注入量５×1015〔atm／cm2〕程度の条件
で砒素イオン（As+）を前記B+注入領域２９′よ
り浅く且つ高濃度に注入した後、所望の高温アニ
ール処理を施してＰ型内部ベース領域２９及び
N+型エミツタ領域３０を形成する。次いで通常
の蒸着、パターンニングの工程を経て第３図ｊに
示すようにエミツタ電極窓２６上に例えばアルミ
ニウム（Al）−Si合金等からなる金属・エミツタ
電極配線３１を形成する。なお前述のように多結
晶Siベース電極配線２２の表面はSiO2絶縁膜２
８で覆われているので、該エミツタ電極配線３１
は前記ベース電極配線２２にオーバ・ラツプして
形成することができる。
ン２５及びその下部の第２の多結晶Si層２４及び
第１のSi3N4膜１８を選択的にエツチング除去し
て前記SiO2絶縁膜２７にエミツタ電極窓２６を
形成した後、該エミツタ電極窓２６から例えば注
入エネルギー３０〔KeV〕、５×1013〔atm／cm2〕
程度の条件で硼素(B)のイオン注入を行いN-型Si
エピタキシヤル層に所望の深さのB+注入領域２
９′を形成し、次いで第３図ｉに示すようにエミ
ツタ電極窓２６から例えば注入エネルギー６０
〔KeV〕、注入量５×1015〔atm／cm2〕程度の条件
で砒素イオン（As+）を前記B+注入領域２９′よ
り浅く且つ高濃度に注入した後、所望の高温アニ
ール処理を施してＰ型内部ベース領域２９及び
N+型エミツタ領域３０を形成する。次いで通常
の蒸着、パターンニングの工程を経て第３図ｊに
示すようにエミツタ電極窓２６上に例えばアルミ
ニウム（Al）−Si合金等からなる金属・エミツタ
電極配線３１を形成する。なお前述のように多結
晶Siベース電極配線２２の表面はSiO2絶縁膜２
８で覆われているので、該エミツタ電極配線３１
は前記ベース電極配線２２にオーバ・ラツプして
形成することができる。
次いで図示しないがカバー絶縁膜の形成等がな
されて半導体装置が提供される。
されて半導体装置が提供される。
又第４図ａ乃至ｅの工程断面図に示したのは、
本発明をベース領域とエミツタ領域の両方に適用
した一実施例である。
本発明をベース領域とエミツタ領域の両方に適用
した一実施例である。
即ち第４図ａに示すように、第１の実施例と同
様の工程を経て第３図ｄと同様の構造に形成され
た被処理半導体基板上の多結晶Siベース電極配線
２２の表面に、先ず直接窒化法を用いて150〜200
〔Å〕程度の厚さのSi3N4絶縁膜３２を形成する。
（なお第４図に於て１３はＮ型Siエピタキシヤル
層、１６ｂ，１６ｃはフイールドSiO2膜、１７
は活性領域、１８は第１のSi3N4膜、２０はベー
ス・コンタクト溝、２３はP+型ベース・コンタ
クト領域を示す。）次いで第４図ｂに示すように
フオト・レジスト膜１９をマスクとしてフイール
ドSiO2膜１６ｃの表出領域を選択的にエツチン
グし、該フイールドSiO2膜１６ｃにＮ型Siエピ
タキシヤル層１３の側面を表出する深さ0.2〜0.3
〔μm〕程度のエミツタ・コンタクト溝３３を形成
し、次いで上記フオト・レジスト膜１９をマスク
として例えば注入エネルギー３０〔KeV〕、注入
量５×1013〔atm／cm2〕程度の条件で硼素イオン
（B+）の選択注入を行いN-型Siエピタキシヤル
層１３内に所望の深さの硼素イオン（B+）注入
領域３４′を形成する。次いで第４図ｃに示すよ
うに上記フオト・レジスト膜１９及び第１の
Si3N4膜１８をマスクとして同一領域に、例えば
注入エネルギー２０〔KeV〕、注入量５×1015
〔atm／cm2〕程度の条件で、高濃度に砒素イオン
（As+）の選択注入を行い、B+注入領域３４′内
に該領域より浅いAs+注入領域３５′を形成する。
様の工程を経て第３図ｄと同様の構造に形成され
た被処理半導体基板上の多結晶Siベース電極配線
２２の表面に、先ず直接窒化法を用いて150〜200
〔Å〕程度の厚さのSi3N4絶縁膜３２を形成する。
（なお第４図に於て１３はＮ型Siエピタキシヤル
層、１６ｂ，１６ｃはフイールドSiO2膜、１７
は活性領域、１８は第１のSi3N4膜、２０はベー
ス・コンタクト溝、２３はP+型ベース・コンタ
クト領域を示す。）次いで第４図ｂに示すように
フオト・レジスト膜１９をマスクとしてフイール
ドSiO2膜１６ｃの表出領域を選択的にエツチン
グし、該フイールドSiO2膜１６ｃにＮ型Siエピ
タキシヤル層１３の側面を表出する深さ0.2〜0.3
〔μm〕程度のエミツタ・コンタクト溝３３を形成
し、次いで上記フオト・レジスト膜１９をマスク
として例えば注入エネルギー３０〔KeV〕、注入
量５×1013〔atm／cm2〕程度の条件で硼素イオン
（B+）の選択注入を行いN-型Siエピタキシヤル
層１３内に所望の深さの硼素イオン（B+）注入
領域３４′を形成する。次いで第４図ｃに示すよ
うに上記フオト・レジスト膜１９及び第１の
Si3N4膜１８をマスクとして同一領域に、例えば
注入エネルギー２０〔KeV〕、注入量５×1015
〔atm／cm2〕程度の条件で、高濃度に砒素イオン
（As+）の選択注入を行い、B+注入領域３４′内
に該領域より浅いAs+注入領域３５′を形成する。
次いでフオト・レジスト膜１９を除去した後、
所望の高温アニール処理を施して第４図ｄに示す
ようにＮ型Siエピタキシヤル層１３の上部に前記
P+型ベース・コンタクト領域２３に接するＰ型
内部ベース領域３４を、又該Ｐ型内部ベース領域
３４内にN+型エミツク領域３５を形成する。次
いで蒸着、パターンニング等の工程を経て第４図
ｅに示すようにフイールドSiO2膜１６ｃのエミ
ツタ・コンタクト溝３３上にAl合金等からなる
金属・エミツタ電極配線３１を形成し、次いで図
示しないがカバー絶縁膜の形成等がなされて半導
体装置が提供される。なお前述したように多結晶
Siベース電極配線２２の表面はSi3N4絶縁膜３２
で覆われているので、該金属エミツタ電極配線３
１は前記多結晶Siベース電極配線２２にオーバ・
ラツプして形成できる。
所望の高温アニール処理を施して第４図ｄに示す
ようにＮ型Siエピタキシヤル層１３の上部に前記
P+型ベース・コンタクト領域２３に接するＰ型
内部ベース領域３４を、又該Ｐ型内部ベース領域
３４内にN+型エミツク領域３５を形成する。次
いで蒸着、パターンニング等の工程を経て第４図
ｅに示すようにフイールドSiO2膜１６ｃのエミ
ツタ・コンタクト溝３３上にAl合金等からなる
金属・エミツタ電極配線３１を形成し、次いで図
示しないがカバー絶縁膜の形成等がなされて半導
体装置が提供される。なお前述したように多結晶
Siベース電極配線２２の表面はSi3N4絶縁膜３２
で覆われているので、該金属エミツタ電極配線３
１は前記多結晶Siベース電極配線２２にオーバ・
ラツプして形成できる。
上記実施例の説明から明らかなように本発明を
ベース領域のみに適用した際にはベース電極配線
の接続領域が、フイールド絶縁膜で画定された活
性領域の側面に形成されるので、その分だけ活性
領域の長さを縮小することができる。
ベース領域のみに適用した際にはベース電極配線
の接続領域が、フイールド絶縁膜で画定された活
性領域の側面に形成されるので、その分だけ活性
領域の長さを縮小することができる。
又本発明をベース領域とエミツタ領域の両方に
適用した際には、ベース電極配線の接続領域及び
エミツタ電極配線の接続領域が共にフイールド絶
縁膜で画定された活性領域の側面に形成されるの
で、その分だけ更に活性領域の長さを縮小するこ
とができる。
適用した際には、ベース電極配線の接続領域及び
エミツタ電極配線の接続領域が共にフイールド絶
縁膜で画定された活性領域の側面に形成されるの
で、その分だけ更に活性領域の長さを縮小するこ
とができる。
以上説明したように本発明によれば活性領域の
側面が絶縁膜によつて画定されるアイソ・プレー
ナ構造等のバイポーラ型半導体素子に於ける活性
領域面積が縮小できるので、素子の高密度化が図
れる。
側面が絶縁膜によつて画定されるアイソ・プレー
ナ構造等のバイポーラ型半導体素子に於ける活性
領域面積が縮小できるので、素子の高密度化が図
れる。
なお本発明の方法は逆導電型の半導体装置にも
適用できる。又エミツタ電極配線にはAl合金以
外に高融点金属、高融点金属珪化物、多結晶シリ
コン等他の配線材料も使用できる。
適用できる。又エミツタ電極配線にはAl合金以
外に高融点金属、高融点金属珪化物、多結晶シリ
コン等他の配線材料も使用できる。
第１図は従来のアイソ・プレーナ構造の上面模
式図、第２図は本発明の方法に使用する被処理半
導体基板の一例の断面構造図、第３図ａ乃至ｊは
本発明の第１の実施例に於ける工程断面図で、第
４図ａ乃至ｅは本発明の第２の実施例に於ける工
程断面図である。 図に於て、１３はＮ型シリコン・エピタキシヤ
ル層、１６ｂ，１６ｃはフイールド二酸化シリコ
ン膜、１７は活性領域、１８は第１の窒化シリコ
ン膜、１９はフオト・レジスト膜、２０はベー
ス・コンタクト溝、２１ａ，２１ｂ，２９′，３
４′は硼素イオン注入領域、２２は多結晶シリコ
ン・ベース電極配線、２３はP+型ベース・コン
タクト領域、２４は第２のノン・ドープ多結晶シ
リコン層、２５′は第２の窒化シリコン膜、２５
は窒化シリコン・パターン、２６′はエミツタ電
極窓形成領域、２６はエミツタ電極窓、２７はＰ
型外部ベース領域、２８は二酸化シリコン絶縁
膜、２９，３４はＰ型内部ベース領域、３０，３
５はN+型エミツタ領域、３１は金属・エミツタ
電極配線、３２は窒化シリコン絶縁膜、３３はエ
ミツタ・コンタクト溝、３５′は砒素イオン注入
領域、B+は硼素イオン、As+は砒素イオンを示
す。
式図、第２図は本発明の方法に使用する被処理半
導体基板の一例の断面構造図、第３図ａ乃至ｊは
本発明の第１の実施例に於ける工程断面図で、第
４図ａ乃至ｅは本発明の第２の実施例に於ける工
程断面図である。 図に於て、１３はＮ型シリコン・エピタキシヤ
ル層、１６ｂ，１６ｃはフイールド二酸化シリコ
ン膜、１７は活性領域、１８は第１の窒化シリコ
ン膜、１９はフオト・レジスト膜、２０はベー
ス・コンタクト溝、２１ａ，２１ｂ，２９′，３
４′は硼素イオン注入領域、２２は多結晶シリコ
ン・ベース電極配線、２３はP+型ベース・コン
タクト領域、２４は第２のノン・ドープ多結晶シ
リコン層、２５′は第２の窒化シリコン膜、２５
は窒化シリコン・パターン、２６′はエミツタ電
極窓形成領域、２６はエミツタ電極窓、２７はＰ
型外部ベース領域、２８は二酸化シリコン絶縁
膜、２９，３４はＰ型内部ベース領域、３０，３
５はN+型エミツタ領域、３１は金属・エミツタ
電極配線、３２は窒化シリコン絶縁膜、３３はエ
ミツタ・コンタクト溝、３５′は砒素イオン注入
領域、B+は硼素イオン、As+は砒素イオンを示
す。
Claims (1)
- 【特許請求の範囲】 １ 基板上に形成されたエピタキシヤル層表面
に、活性領域を画定するように囲むフイールド酸
化膜と該活性領域を覆う窒化膜を形成する工程
と、 該活性領域の縁部に部分的に開孔を持つマスク
膜を形成する工程と、 該マスク膜及び該窒化膜をマスクにして選択エ
ツチングを行い、該フイールド酸化膜を一部除去
することにより開口部を形成して該エピタキシヤ
ル層を部分的に露出する工程と、 該エピタキシヤル層の該開口部の形成された領
域にイオン注入により不純物を導入する工程と、 該エピタキシヤル層上の該開口部の形成された
領域に半導体層を形成する工程と、 該半導体層に不純物を導入し、該マスク膜を除
去する工程と、 熱処理により該半導体層からエピタキシヤル層
内に不純物を拡散して該エピタキシヤル層表面に
ベース・コンタクト領域を形成する工程と、 該エピタキシヤル層表面の活性領域にベース・
コンタクト領域に接続されたベース領域を形成
し、該ベース領域内にエミツタ領域を形成する工
程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135154A JPS5835970A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135154A JPS5835970A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835970A JPS5835970A (ja) | 1983-03-02 |
| JPH0126185B2 true JPH0126185B2 (ja) | 1989-05-22 |
Family
ID=15145074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135154A Granted JPS5835970A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835970A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5419675A (en) * | 1977-07-15 | 1979-02-14 | Hitachi Ltd | Production of semiconductor devices |
| JPS559425A (en) * | 1978-07-07 | 1980-01-23 | Oki Electric Ind Co Ltd | Manufacturing method for semiconductor device |
| US4338138A (en) * | 1980-03-03 | 1982-07-06 | International Business Machines Corporation | Process for fabricating a bipolar transistor |
| JPS56157042A (en) * | 1980-05-06 | 1981-12-04 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
-
1981
- 1981-08-28 JP JP56135154A patent/JPS5835970A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5835970A (ja) | 1983-03-02 |
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