JPH01263697A - 描画ｌｓｉのインターフェース方式および描画ｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔＆東上の利用分野〕 本発明は表示装置における描画ＬＳＩのインターフェー
ス方式に係シ、特に描画ＬＳＩとこれに接続すれるフレ
ームバッファのデータバス幅が異なるシステムに好適な
描画ＬＳＩのインターフェース方式および描画ＬＳＩに
関する。

〔従来の技術〕

近年、半導体技術の進歩により、低価格で高性能なグラ
フィックス描画用のＬＳＩが出現し、バーンナルコンピ
ュータのような情報機器に利用されるようになってきた
。このような描画ＬＳＩ、例えば日立社製のＡ　ＣＲＴ
　Ｃ（Ａａｖａｎｃｅｄ　　ＣＲＴＣｏｎｔｒｏｌｌｅ
ｒ　：　ＨＤ６５４８４　）や日本電気社製のＡＧ　Ｄ
　Ｃ（ＡｄｖａｎｃｅｃＬ　Ｇｒａｐｈｉｃ　Ｄｉｓｐ
ｌａｙ　Ｃｏｎｔｒｏｌｌｅｒ：μＰＤ７２１２０）等
はＬＳＩ内部に描画用のプロセッサを持っておシ、直線
９円、楕円あるいは領域の塗シつぶしなどを描画コマン
ドを与えるだけで表示メモリ（７レームバツフア）に描
１画する機。

能を持っている０これらのＬＳＩを利用することで、従
来システムを制御するマイクロプロセッサ（以下ＣＰＵ
と記す）のソフトウェア処理で行なっていたいくつかの
描画処理を描画ＬＳＩに肩代わシさせることができ、シ
ステムソフトウェアの負担の低減と描画処理の高速化を
図ることができる。

第２図は描画ＬＳＩを用いたデイスプレィシステムの一
般的な構成図でめる０１はシステムを制御するＣＰＵ、
２はＣＰＵＩの命令やデータを蓄えるメインストレージ
（ＭＳと記す）、３は描画ＬＳＩ、４はフレームバッフ
ァ（以下Ｆ　Ｂ　上記？）、６は表示器（ＤＩＳＰと記
す）、５はＦＢ４の画像データを続出してＤＩＳＰ６に
表示するのに適した信号型式に変換するための表示イン
ターフェース（表示ｉ　／　Ｆと記す）、７は描画ＬＩ
Ｉ３を動作させるためのクロックを発生するクロック発
生部（ＣＬＫと記す）である・ 〔発明が解決しようとする昧題〕 いま、第２図のデイスプレィシステムにおいて、ＤＩＳ
Ｐ６に表示しようとする画素数を、現在最も一般的な６
４０　Ｘ　４００画素とすると、必要なＦＢ４の容量は
３２０００バイト（１バイトは８ビツト）である。現在
市販されているメモリ素子を考えると、ＦＢ４の容量を
満たし、かつ素子の個数を最少限に抑えるためには３２
にパイ）（ＩＫバイトは１０２４バイト）の容量を持つ
２５６にビットスタチックＲＡＭを１個使用すればよい
ことが分かる。

このときメモリのデータバス幅は８ビツトである。

ところで上記描画ＬＳＩの多くはＦＢ４．つまシ画像情
報を蓄えるメモリと１６ビツトのバスでインターフェー
スするように設計されている。したがって、描画ＬＳＩ
　５とＦＢ４との間に８ビット−１６ビツトバス幅変換
手段６１が必要となる。この変換の方式として最も容易
に考えられるのは、描画ＬＳＩ３が読み書きする１６ビ
ツトのデータを２個の８ビツトデータに分割し、ＦＢ４
に対して２回の読み誉きを行なうことである。

ところで第２図のバス５０は、描画ＬＳＩ３の信号線の
本数（ＬＳＩの端子数）を削減するために、データバス
をアドレスバスと共用し、ＦＢ４のアドレスとデータを
時分割マルチプレックスしているものが多い。第６図は
、描画ＬＳＩ３の胱出しと曹込みのサイクルで、バス６
０がどのようにマルチプレックスされるかを示した図で
ある。同図（１）はＦＢ４の絖出しサイクルである。Ａ
１で示すのは描画ＬＳＩ　３のクロック信号線７０のク
ロック波形７０１である。１回のサイクルは２周期の動
作クロック７０１で構成されておシ、前半の１周期はア
ドレスバスとして、後半の１周期はデータバスとしてバ
ス６０を利用する。同図ではＢ１のように前半のブイク
ルにこれから読もうとするＦＢ４のアドレス６月が出力
される。また、アドレス６０１はバス幅変換手段６１内
のアドレスレジスタにＢｌ’の６０１′　のように１サ
イクルの間保持しておく。このアドレスはバス３２を介
してＦＢ４の偶数アドレスを指定し、そのデータを８４
にボすようにバス５２にリードデータ３０５として出力
する。このデータ６０５はバス幅変換手段５１内のデー
タレジスタに一旦株持され、次のリードデータ５０６と
共に、１６ビツトのリードデータ６０２としてバス６０
上に送９出され、描１１１１ＬｓＩ５に読込まれる。

同図（２）は書込みのサイクルである。Ｂ２のようにク
ロック前半１周期にはこれから書込もうとするＦＢＡ内
の曹込み場所を指定するアドレス信号３０３が出力され
、後半の１周期には書込むべきデータ、すなわちライト
データ３０４が描画ＬＳＩ３からバス６０上に出力され
る。この場合もアトＬ／ス３０３はバス幅変換手段３１
内のアドレスレジスタによｐ、Ｂ２’の５０６′のよう
に１サイクルの間保持される。第３図（１）に示す読出
し動作では、前述のようにアドレスがサイクルの初めに
得られるので、２周期のクロック期間中にＦＢ４のデー
タを８ビツトずつ２回に分けて読出し、リードデータ５
０２として描画ＬＳＩ３に与えればよいｏしかしながら
、同図（２）の曹込みサイクルのときには次のような問
題がある■すなわち、この場合にはアドレスはサイクル
の前半から分かつているにも拘らず誉込むべきデータが
クロックの後半の１周期にならないと分からないため、
この短い間に２回の書込みを行なわなければならない０ このことを第４図（１）を用いて説明する。信号Ａ１と
Ｂ２は第３図（１）に示す信号ＡＩ、Ｂ２と同じもので
ある。書込みのためにはデータが揃わねはならないので
第１回目の８ビツト（１ワード中の上位あるいは下位の
８ビツト）の書込みサイクル４旧は第４図（１）の波形
Ｃ１のように引延ばされ、ｔｗｌの時間がかかる。また
第２回目の８ビツト（１ワード中の残シの８ビツト）の
誉込みサイクル４０２は、残シの短い時間ｔＷＺ内に終
了させねばならない。したがってＦＢ４に用いるメモリ
素子に高価々高速素子を使用しなければならなかった。

また図のようにｔｗｌとｔｗ２にそれぞれ許されるサイ
クル時間の長さが異なるため、曹込みタイミング信号の
制御が複雑となっていた。

このように、従来方式では、ＦＢの容量を必要最少限で
済まし、低価格化を図ろうとしても、逆に高速で高価な
メモリ素子を特殊なタイミングでインターフェースしな
ければならないという問題があった。

本発明の目的は、島価な高速メモリ素子を使用すること
なく、またアクセスのタイミングを複雑にすることなく
、例えば１６ビツトの描画ＬＳＩのバスと８ビツトのＦ
Ｂのバスのように、異なるビット数のデータバスをイン
ターフェースする方式を提供することにある。

〔味題を解決するための手段〕

上記目的を達成するために、本発明による描画ＬＳＩの
インターフェース方式は、表示メモリと、該表示メモリ
への描画処理を行なう描画ＬＳＩとを備え、該描画ＬＳ
Ｉは、動作クロックの複数周期で１回のメモリアクセス
を行ない、前記表示メモリ書込み時には前記１回のメモ
リアクセスに要する期間のうち前半の期間にメモリアド
レスを出力し、後半のル」間に畳込みデータを出力する
機能を有するシステムにおいて、前記動作クロックの波
形を変換する波形変換手段を設け、該波形変換手段によ
って、前記前半の期間が前記後半の期間より短くなるよ
うに前記動作クロックの周期を制御することを特徴とす
るものであるＯこの場合、例えば、前記描画ＬＳＩのデ
ータノ（ス幅が上記表示メモリのデータバス幅より大き
く、前記描画ＬＳＩの１回のメモリアクセスに対して前
記表示メモリには複数回のアクセスが行なわれる。

また、本発明による描画ＬＳＩは、表示メモリへの描画
処理を行なう描画ＬＳＩであって、動作クロックの複数
周期で１回のメモリアクセスを行ない、前記表示メモリ
書込み時には前記１回のメモリアクセスに喪するル」間
のうち前半の期間にメモリアドレスを出力し、後半の期
間に書込みデータを出力する機能を有するものにおいて
、前記前半の期間が前記後半の期間より短くなるように
前記動作クロックの周期を制御する波形変換手段を内蔵
することを特徴とするものである。この場合、アドレス
およびデータの計算部には、前記波形変換手段による変
換前の高速の動作クロックを供給するようにしてもよい
。

〔作用〕

高速のメモリ素子を使わずに済ますには、描画ＬＳＩか
らもっと早期に書込みデータ（ライトデータ）が出力さ
れればよい◇そこで描画ＬＳＩのクロックに層目した。

前述のように描画ＬＳＩは２周期分のクロックで１回の
メモリアクセスサイクルを実行する。そのうちの前半の
１周期のクロック期間にはＦＢのアドレスが出力され、
ライトサイクルであれば後半の１周期のクロック期間に
ライトデータが出力される。したがってアドレスの出力
される期間の周期を短く、ライトデータの出力される期
間の周期を長くすることで、相対的にライトデータを早
期に得ることができる。

このような特殊なりロック波形を発生するための手段と
して、本発明は前記波形変換手段を用いる。この波形変
換手段は描画ＬＳＩに内蔵することができる。

〔実施例〕

以下、本発明の第１の実施例を第１図および第４図を用
いて説明する０ 第１図は本発明を用いたデイスプレィシステムの構成図
である０第２図の従来の構成と異なるのは描画ＬＳＩ５
とこの描画ＬＳＩ５の動作するクロック発生部ＣＬＫ７
の間にクロック波形を単純な矩形波から本発明特有の波
形に変換する波形変換部８を設けたことである。波形変
換部８の働きを第４図（りで説明する。

第４図（４において、波形Ａ２は第１図の波形変換部８
の出力信号ｉ７２のクロック波形７０２である。

この波形の特徴は、１つのメモリサイクルを構成する２
周期のクロックのうち、描画ＬＳＩ３がアドレスを出力
するタイミングを決める前半の１周期は短く、ライトデ
ータを出力するタイミングを決める後手の１周期が長く
なっていることである。

このようなりロック波形７０２を描画ＬＳＩ３に与える
と、波形Ｂ３のようにライトデータが早めに準備される
ため、Ｃ２のように第１回目の８ピット曹込み４０６と
第２回目の８ビット書込み４０４を均等な時間配分で割
当てら７Ｌ％　ＦＢ４に使用するメモリ集子の動作速度
を決めるｔｗ２をもｔｗ２’　　まで引延ばすことがで
きる。すなわち、第４図（りに比べて低速で低価格なメ
モリ素子を使用して、全く効果の四じシステムを構成可
能である◎また、２回の誓込みサイクル時間を均等に割
当てられるので、誉込みタイミング発生回路も（りに比
べて単純化できる効果がある。

第５図（１）は波形変換部８の具体的構成の一例である
。同図において８１は第１のＤ７リツプフロツプ（以下
ＤＦＦと記す）、８２は第２のＤＦ’Ｆ、８３はＯＲゲ
ートである。また信号線７１と７２は第１図の同番号の
信号線に対応する。次に第５図（２）を用いて動作を説
明する。第５図（２）は第５図（りの各部のタイミング
図である。ａは入力クロック信号線７１、ｂは第１のＤ
ＦＦ８１のＱ出カフ３、Ｃは第２のＤＦＦ８２のＱ出カ
フ４、ｄは波形変換器８の出カフ２である０第１のＤＦ
Ｆ８１はクロック７１の立上シで同クロック７１を２分
周する。これが波形すとなる０第２のＤＦＦ８２は波形
ｂ７５の立上夛で同信号を２分周する。これが波形Ｃと
なる。ＯＲゲート８５により波形ａと波形Ｃを論理和し
たものが波形ｄである。波形ｄは第４図（２）で説明し
たように、前半の１周期Ｔ１が短く、後半の１周期Ｔ２
が長くなっておシ、これを描画ＬＳＩ　５に与えること
により、本発明を実施することかできる。

第５図（りに示した波形変換部８の回路構成は一例であ
って他の回路構成でも同様の波形を発生することができ
る。これは当業者であれば容易に設計ができるものであ
シ、回路構成の違いは本発明の本質からはずれるもので
はない。

次に第６図を用いて本発明の第２の実施例を説明する。

第６図は第１の実施例で述べた波形変換部８と描画ＬＳ
Ｉ５のコア部分をまとめて新たに１つの描画ＬＳＩ９と
したものである。第５図で説明したように波形変換部８
に必要な論理規模は数〜数十ゲートであるが、本実施例
のようにＬＳＩ内部に取込んでしまうことによ！０ＬＳ
Ｉの外付部品を削減でき、かつＬＳＩの価格には影響の
ない程度の論理規模の増加であるため、本実施例では外
付部品の減少によるシステムの低価格化と実装面積の削
減、すなわちシステムの小型化が達成できる効果がある
。

第７図は本発明の第３の実施例を示す。第６図の第２の
実施例と同様、波形変換部８′を内蔵して描画ＬＳＩ９
’　を構成するものであるが、第２の実施例と異なるの
は、ＣＬＫ７からのクロック信号７５と波形変換部８′
によって加工されたクロック信号７２が共に描画ＬＳＩ
コア５′に入力されていることである。一般に描画ＬＳ
Ｉは、ＦＢ４のインク−７工−ス部と、次に描画すべき
Ｆ’Ｂ４のアドレスやデータを計算する部分から構成さ
れている。

このうｔ）、ＦＢ４のインターフェース部はＦＢ４のア
クセス速度あるいはＤＩＳＰ＜５への表示速度によって
制限されるが、アドレスやデータを計算する部分はその
ＬＳＩを製造するプロセスに許される限シ高速化した方
が有利である。第５図でも明らかなように、波形変換部
８′に入力されるクロック７５の周期の方が波形変換部
８′から出力されるクロック７２の平均周期より短いの
で、周期の短いクロック７５を描画ＬＳＩコア５′のア
ドレスやデータを計算する部分に供給することにより、
描画ＬＳＩ９’の描画性能を向上させることができる◎
これは本実施例特有の効果である。

なお、前記第２および第３の実施例において、バス幅変
換手段３１をも描画ＬＳＩに内蔵するようにしてもよい
。

〔発明の効果〕

本発明によれば、描画ＬＳＩのＦＢへの書込みサイクル
の早期にＦＢのアドレスと書込むべきデータを得ること
ができるため、描画ＬＳＩのデータバスとＦＢのデータ
バスのサイズが異なっていて描画ＬＳＩの１回の書込み
サイクルに対してＦＢＫ＆数回テータを分割して書込ま
ねばならないときでも、１回のメモリサイクルをデータ
の分割数で均等割シしたサイクルタイムを持つメモリ素
子を利用できる。このため、従来のように必要以上に高
速な（従って高価な）メモリ素子を使わずにＦＢを必要
最少限の容量で構成できるので、描画ＬＳＩを用いた高
性能のデイスプレィシステムの低価格化が図れるという
効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
従来例のブロック図、第６図は従来例の説明図、第４図
は第１の実施例の説明図、第５図はクロック波形変換部
の一例の回路図、第６図は第２の実施例のブロック図、
第７図は第５の実施例のブロック図である。 １・・・ＣＰＵ、２・・・メインストレージ（主記憶）
、３・・・描画ＬＳＩ、４・・・フレームバッファ、５
・・・表示インターフェース、６・・・表示器、７−・
・クロック発生器、８・・・クロック波形変換部。 ８＋。 第３図 ？ （？） （＋） ←−−ｔｔｕ７−←ん２→ ←ｔｔｕｌ’−−←−イＩＩＪ２’−←第　５図

Claims (1)

1. 【特許請求の範囲】 １、表示メモリと、該表示メモリへの描画処理を行なう
   描画ＬＳＩとを備え、該描画ＬＳＩは、動作クロックの
   複数周期で１回のメモリアクセスを行ない、前記表示メ
   モリ書込み時には前記１回のメモリアクセスに要する期
   間のうち前半の期間にメモリアドレスを出力し、後半の
   期間に書込みデータを出力する機能を有するシステムに
   おいて、前記動作クロックの波形を変換する波形変換手
   段を設け、該波形変換手段によって、前記前半の期間が
   前記後半の期間より短くなるように前記動作クロックの
   周期を制御することを特徴とする描画ＬＳＩのインター
   フェース方式。 ２、前記描画ＬＳＩのデータバス幅が上記表示メモリの
   データバス幅より大きく、前記描画ＬＳＩの１回のメモ
   リアクセスに対して前記表示メモリには複数回のアクセ
   スが行なわれることを特徴とする請求項１記載の描画Ｌ
   ＳＩのインターフェース方式。 ３、表示メモリへの描画処理を行なう描画ＬＳＩであっ
   て、動作クロックの複数周期で１回のメモリアクセスを
   行ない、前記表示メモリ書込み時には前記１回のメモリ
   アクセスに要する期間のうち前半の期間にメモリアドレ
   スを出力し、後半の期間に書込みデータを出力する機能
   を有するものにおいて、 前記前半の期間が前記後半の期間より短くなるように前
   記動作クロックの周期を制御する波形変換手段を内蔵す
   ることを特徴とする描画ＬＳＩ。 ４、アドレスおよびデータの計算部には、前記波形変換
   手段による変換前の高速の動作クロックを供給すること
   を特徴とする請求項３記載の描画ＬＳＩ。