JPH01265232A - 薄膜トランジスタマトリクス基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶等による平面型表示パネルに用いられる
薄膜トランジスタマトリクス基板にかかわり、特に、各
トランジスタのゲート電極間もしくはドレイン電極間を
接続するバスライン部の低抵抗化を図るのに好適な構成
を有するマ）　ＩＪクス基板に関する。

〔従来の技術〕

薄膜トランジスタマトリクス基板の従来例として、特開
昭６１−１０５５８２号公報に記載されたものかある。

以下、その概略を第９，１０図により説明する。

第９図は該薄膜トランジスタマトリクス基板の部分平面
図、第１０図はそのＢ　−Ｂ’線断面図であるｄ図にお
いて、１はゲート電極、２はドレイン電極、５はソース
電極、４はゲート絶縁および１間絶縁用の絶縁膜、５は
半導体膜、６はゲートバスライン、７はドレインバスラ
イン、８は画素電極、９は補助バスラインである。電圧
がゲートバスライン６を通じてゲート電極１＆Ｃ印加さ
れると、トランジスタのチャネルが開き、ドレインノ（
スライン７を通じてドレイン電極２に伝えられている信
号が画素電極８に★き込まれるようになっている。

第１０図は纂９図のゲートバスライン部のＢ−Ｂ’ｌｓ
Ｉ＃ｒ面を示すもので、ゲート電極１のバスラインは。

ゲートバスライン６と、そのバスラインに重なり゛部分
的に切断された補助バスライン９とにより構成されてい
る。

〔発明が解決しようとする課題〕

上記薄膜トランジスタマトリクス基板においては、その
サイズを大きくしていくと、ゲートやドレインのバスラ
インの抵抗がサイズとともに太き（なって、伝達信号の
遅鷺が生じ、このため、パネル上の位置によりて表示の
応答性が異なってしまうという問題がある。

バスラインの抵抗を下げる方法としては、バスラインの
幅を全体に広（する方法と、膜厚を厚くする方法とが一
般的に考えられるが、前者の場合、バスライン幅が広く
なれは、それに伴って画素電極を小さ（しなければなら
なくなってくる。従って、実際に表示を行う鎖酸が減少
するため、画質の低下につながる。また、後者の場合、
下側に配置するバスラインの膜厚を厚くすることが、そ
の上側に形成するバスラインの段差を大きくするこトＶ
Ｃ７’、ＣＱ、上側のバスラインの断線が生じやす（な
るという問題が生じる。そこで、これらの問題を生じる
ことな（、バスラインの抵抗を下げることが１１４１題
となっていた。

本発明の目的は、表示領域の減少やバスライン＃ｒ臘の
増加という問題を生じさせることなくバスラインの抵抗
を減少させ、大型パネルにおいてもパネル上の位置に関
係な（良好な応答性をもった薄膜トランジスタマトリク
ス基板を提供することにある。

〔課題を解決するための手段〕

上記目的は、第１のバスライン（ゲートバスラインまた
はドレインバスライン）と該第１のバスラインの補助バ
スラインとが重ならない部分における第１のバスライン
の幅を、纂１のバスラインと補助バスラインとが重なり
合う部分における第１のバスラインと補助バスラインの
いずれか広い方のライン幅よりも広くすることにより、
達成される。

上記のようｉＣ構成することによってバスラインの抵抗
が減少できる理由を、具体的事例に基づいて説明する。

バスラインの回路は、　第１（［１に示すゲートバスラ
イン６の一層部分αと、ゲートバスライン６および補助
バスライン９からなる二層部分すとの配線の練り返しで
あり、その１セルの抵抗の等価回路は第５１ＶＣ示すよ
うに表わすことができる。ここで、Ｒ１１はゲートバス
ライン６の一層ｍ分ａに対応する抵抗、Ｒｌｍ　はゲー
トバスライン６と補助バスライン９との二Ｎｓ分すでの
ゲートバスライン６に対応する抵抗、鳥は同部分での補
助バスライン９に対応する抵抗を示す。二層部分すでは
ゲートバスライン６と補助バスライン９とが清浄す面で
接触し℃いると考え、その接触抵抗を無視すると、１セ
ルの抵抗は、第５図に示すように、前記Ｒ１ｍ　　とＲ
２とを並列従続したものに、さらにＲ１１が直列接続さ
れた形となっている。

上記バスラインの１セルの代表的な抵抗値を計算してみ
ると、次のようになる。１セルの長さを２４０μｍとし
、ゲートバスライン６とドレインバスライン７との交差
部において短絡が起こらないことを確保するためにゲー
トバスライン６の一層部分αの距離は５０〜５０μｍは
必要であるから、いまこの距離を３０μ扉とすれば、残
る二層部分すの距離は２１０μｍとなる。ゲートバスラ
イン６の膜厚は。

その上に形成する膜の段差を抑えるためにも１００μ島
程度に抑えられており、そのシート抵抗も５Ω／日程度
である。補助バスライン９は、上部に形成されるために
膜厚は比較的浮く、そのシート抵抗も（Ｌ１Ω／日程度
である。ゲートバスライン６および補助バスライン９０
幅を共に１０μｍとすれは、第５図の抵抗Ｒ１１＃　Ｒ
ｕ　＃　鳥の抵抗値はそれぞれ１５Ω、１０５Ω、２．
１Ω　となり、１セル全体の抵抗値は約１７．１０とな
る。これから明らかなように、１セルの配線の抵抗中に
占めるゲートバスライン６の一膚部分αの抵抗の割合は
、約８８％と大きい。

従って、バスライン全体の抵抗値を下げるためには、こ
の６部の抵抗を下げる必要がある。このα部の長さは３
０〜５０μｍでセルの長さの１０〜２０％程度で、この
部分だけ配線幅を太き（しても画素ＴＩＬ極８の面積を
減少させることは少ない。従って、ゲートバスライン６
の一層部分αだけのライン幅を他の部分よりも拡幅する
ことにより、表示領域減少の影響を少な（して、バスラ
イン部の抵抗を小さくすることができる。

〔作用〕

上記構成による作用な纂６，７図に従って脱明する。

第６図に本発明による配線抵抗低減の基本構成を示す。

従来の、補助バスライン９が設けられていない一層部分
のゲートバスライン６の配Ｍ幅は、図に点線を示すよう
に、他の部分と同じであったが、本発明では、この部分
の配線幅を、図に実線で示すように拡幅する。従って、
この部分の抵抗は減少する。いま、従来の配線の幅乞を
１０μｍ。

長さＬを５０μｍとしたとき、配線の拡幅ｍろが零のと
きを基準とした拡幅ｔｒに対する一層部分の抵抗比を第
７図に、二層部分を含めた抵抗比を篤８図にそれぞれ示
す。バスライン全体の抵抗は、セル全体の抵抗の８割以
上を占めている補助バスライン９のない一層部分のゲー
トバスライン６の抵抗を下げることにより、補助バスラ
イン９が設けられている二層部分の抵抗を変えなくても
、第８図に示すように下げることができ、これにより、
バスラインを伝わる信号の速度を速めることができる。

〔実施例〕

以下、本発明の実施例を第１図〜第４囚により脱明する
。

第１図に本発明の一実施例の平面図を示す。ます、ガラ
ス基板（図示せず）上にゲート電極１およびゲートバス
ライン６を形成する。このとき、ケートハスライン６上
に設けられるベキ補助バスライン９の切断された部分に
対応するゲートバスライン６の配線幅を、補助バスライ
ン９が設けられるべき部分の配線幅よりも広（する。さ
らに、この上に、ゲート絶縁膜およびゲートバスライン
６とドレインバスライン７との層間絶ａｍとなる絶縁膜
４と、半導体膜５とを順次成膜・形成する。

次に、ソース電極３と、ドレイン電極４と、ドレインバ
スライン７と、補助バスライン９とを形成し、最後に画
累電憔８を形成して、薄膜トランジスタマトリクス基板
を得る。

従来、ゲートバスライン６の幅は、どの部分でも同じで
あったが、本実施例では、上６ｄのようにゲートバスラ
イン６の一部分の幅を広げる方法を用いた。ゲートバス
ライン６０幅を広げる個所はドレインバスライン７との
交差部近傍の一部分りけであり、このために画素電極８
の大きさを縮小する必要はほとんどない。一方、ゲート
バスライン６の抵抗としては、上記したように、ドレイ
ンハスライン７との交差部近傍で、補助バスラインを設
けることのできない部分の抵抗が全体の８割以上を占め
ていたので、上記したようにこの部分の抵抗を下げるこ
とは、ゲートバスライン全体の抵抗を低減することにな
る。

第２図は本発明の他の実施例の平面図を示したもので、
第５図は第２図のゲートバスライン上のＡ　−Ａ’線断
面を示したものである。本実施例においても、本発明に
かかわる部分は第１図に示した実施例とほぼ同じである
が、ゲート絶縁膜および層間絶縁膜用の絶縁Ｊｌｉ１４
をマ）　＋３クス基板全面に施し、ゲートバスライン６
と補助バスライン９の接触に必要な部分だけ、ｌｅ縁膜
４にスルホール加工し接続スルホール１０を設げたこと
か！徴となっている。この構成によれば、第１図に示し
た実施例では、補助バスライン９の形成にはゲートバス
ライン６との選択エツチングが必要であったものが、本
実施例では、ゲートバスライン６を絶縁膜４で保護して
いるために、選択エツチング性がな（てもよいという効
果が生じる。

第１図や第２図に示した実施例においては、ゲートバス
ライン６０幅を広げることにより、ゲートバスライン６
とドレインバスライン７との交差部分の面積が増えるの
で、層間絶縁膜の欠陥にょる短絡の確率が増すことにな
る。これを防止するため、ドレインバスライン７と交着
する部分のゲートバスライン６０幅を従来どおり細クシ
た本発明の実施例を第４図に示す。このような構成とす
ることにより、ゲートバスライン６とドレインバスライ
ン７との短絡４４を増大することなく、ゲートバスライ
ンの抵抗の低減を因ることができる。

以上の実施例では、いずれも薄膜トランジスタのゲート
ｔｊＩＬを下ｆＩｋＫ、シた逆スタガ型構遺のものにつ
いて述べたが、逆にゲート電極を上層にし、ドレインバ
スラインを下ｊｉｍＫしたスタガ型構造の薄膜トランジ
スタを有するマトリクス基板においても、同様のことが
笑施できる。すなわち、ドレインバスライン上の一部に
補助バスラインを設ける構造のマトリクス基板において
、ゲートバスラインとの反差部近傍で補助バスラインを
設けることができない部分のドレインバスラインの−を
部分的に広げることにより、ドレインバスライン全体の
抵抗を低減し、応答性に優れた薄層トランジスタマトリ
クス基板を得ることができる。

〔発明の幼米〕

本発明によれは、薄膜トランジスタマトリクス基板のバ
スラインの幅を一部分だけ広げることにより、画素電極
の動少等による１ｉ１１１質低下を伴うことなくバスラ
インの抵抗を低減することかできる。

ッｄえは、補助バスラインの崖ならない部分のバスライ
ンの幅を２倍に広げることにより、全体のバスラインの
抵抗を約６０％に低減可能である。その結果、応答性に
優れた薄膜トランジスタマトリクスを得ることができる
。

【図面の簡単な説明】

第１図は本発明の一実施例の平面図、第２図は本発明の
他の実施例の平面図、第３図は第２図のＡ　−Ａ’−断
面図、第４図は本発明のさらに別の実施例の平面図、藁
５図は１セル分の１栂抵抗の等価回路囚、餓６図は本発
明による配線抵抗低減の基本ｍＷを示す説明融、第７図
および第８図は配線拡Ｉ！による抵抗減少を示す図表、
第９図は従来技術によるマ）　ＩＪクス基板の一例を示
す平面図、第１０図は第９図のＢ　−Ｂ’細断面一であ
る。 符号の説明 １・・・ゲート電極　　　　２・・・ドレイン電極３・
・・ソース電極　　　　４・・・１ｌｔＡ腺ｔｙ４５・
・・半導体Ｍ　　　　　　６・・・ゲートバスライン７
・・・ドレインバスライン８・・・画素電極９・・・補
助バスライン　　１ｏ・・・接続スルボール。 第１図 第２図 Ｇゲットバスライン ９　浣屯励１Ｎヌライン １０携罎赤ヌ１しホー１し 第４図 ６ゲ二約＼゛スライン ７ドしインバスライン ９才市゛助）Ｘスライン 第５図 ６勺ｔトバスライン ８補゛助べ′ス５イリ Ｗ２　ｃ）人ｍ） 第８図 Ｗ２　Ｃｐｎ）

Claims (1)

【特許請求の範囲】
1. １、それぞれ半導体薄膜の活性層、ゲート絶縁膜および
   ドレイン、ソース、ゲートの３電極からなる薄膜トラン
   ジスタの群と、個々の該薄膜トランジスタのゲート間お
   よびドレイン間のいずれかをそれぞれ接続する第１およ
   び第２のバスラインと、該第１のバスラインと重なる部
   分を有しかつ該第２のバスラインと接することのないよ
   うに切断された該第１のバスラインの補助バスラインと
   で構成される薄膜トランジスタマトリクス基板において
   、第１のバスラインと補助バスラインとが重ならない部
   分における該第１のバスラインの幅を、第１のバスライ
   ンと補助バスラインとが重なり合う部分における該第１
   のバスラインと該補助バスラインのいずれか広い方のラ
   イン幅よりも広くしたことを特徴とする薄膜トランジス
   タマトリクス基板。