JPH01269332A - 位相制御回路 - Google Patents
位相制御回路Info
- Publication number
- JPH01269332A JPH01269332A JP63098757A JP9875788A JPH01269332A JP H01269332 A JPH01269332 A JP H01269332A JP 63098757 A JP63098757 A JP 63098757A JP 9875788 A JP9875788 A JP 9875788A JP H01269332 A JPH01269332 A JP H01269332A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- input signal
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
位相が１８０度異なる２相のクロックを切り替え、切り
替えた最初のパルスを禁止、非禁止にすることにより入
力信号に位相同期した出力信号を再生する位相制御回路
に関し、 入力信号にジッタが多く含まれていても、シックの少な
い再生出力信号を得ることが出来る位相制御回路の提供
を目的とし、 出力信号と入力信号との位相差を、入力信号がＭ凹入力
する間位相情報積分手段にて積分しておき、又出力信号
をＭ回出力する度に、Ｍ分周器を介して信号を位相制御
部に人力するようにし、該位相制御部にて、上記信号が
入力する度に、位相が１８０度異なる２相のクロックを
切り替え、切り替えた最初のパルスを、該位相情報積分
手段にて積分した値が進み位相であれば禁止し、遅れ位
相であれば非禁止にするようにように構成する。
替えた最初のパルスを禁止、非禁止にすることにより入
力信号に位相同期した出力信号を再生する位相制御回路
に関し、 入力信号にジッタが多く含まれていても、シックの少な
い再生出力信号を得ることが出来る位相制御回路の提供
を目的とし、 出力信号と入力信号との位相差を、入力信号がＭ凹入力
する間位相情報積分手段にて積分しておき、又出力信号
をＭ回出力する度に、Ｍ分周器を介して信号を位相制御
部に人力するようにし、該位相制御部にて、上記信号が
入力する度に、位相が１８０度異なる２相のクロックを
切り替え、切り替えた最初のパルスを、該位相情報積分
手段にて積分した値が進み位相であれば禁止し、遅れ位
相であれば非禁止にするようにように構成する。
本発明は、ディジタルｊ４１信装置等に使用する、位相
制御部にて、位相が１８０度異なる２＋１１のクロック
を切り替え、切り替えた最初のパルスを禁止、非禁止に
することにより入力信号に位相同期した出力信号を再生
する位相制御回路の改良に関する。
制御部にて、位相が１８０度異なる２＋１１のクロック
を切り替え、切り替えた最初のパルスを禁止、非禁止に
することにより入力信号に位相同期した出力信号を再生
する位相制御回路の改良に関する。
以下従来例を図を用いて説明する。
第４図は従来例の位相制御回路のブロック図１、第５図
は第４図の各部の波形のタイムチャートで、（Ａ）〜（
Ｇ）は第４図のａ −ｇ点に対応しており、又（Ｈｌ）
（Ｉｔ） （Ｊｌ）、（Ｈ２） （１２）（Ｊ
２）は夫々第４図のり、ｉ、ｊ点に対応している。
は第４図の各部の波形のタイムチャートで、（Ａ）〜（
Ｇ）は第４図のａ −ｇ点に対応しており、又（Ｈｌ）
（Ｉｔ） （Ｊｌ）、（Ｈ２） （１２）（Ｊ
２）は夫々第４図のり、ｉ、ｊ点に対応している。
第４図では、クロック発生器４よりの第５図（Ａ）に示
すクロックを基に、０相π相りしＪツク作成回路５にて
、第５図（Ｂ）（Ｃ）に示す如き０相とπ相のクロック
を作成しセレクタ６に入力する。
すクロックを基に、０相π相りしＪツク作成回路５にて
、第５図（Ｂ）（Ｃ）に示す如き０相とπ相のクロック
を作成しセレクタ６に入力する。
一方、第５図（Ｄ）に示す如き入力信号は立ら上がり微
分回路９に入力し、セレクタ６の出力の（Ｅ）に示す如
き、（Ｂ）に示す０相のクロックを（Ｃ）に示すπ相の
クロックに切り替えた信号により、（Ｆ）に示す如き微
分したパルスを得、セレクト信号発生部１０及びナンド
回路１２に入力する。
分回路９に入力し、セレクタ６の出力の（Ｅ）に示す如
き、（Ｂ）に示す０相のクロックを（Ｃ）に示すπ相の
クロックに切り替えた信号により、（Ｆ）に示す如き微
分したパルスを得、セレクト信号発生部１０及びナンド
回路１２に入力する。
セレクト信号発生部ＩＯでは、この人力するパルスを基
に、（Ｇ）に示す如きパルスを発し、セレクタＧに入力
させ、（Ｂ）に示す０相のクロックを（Ｃ）に示すπ相
のクロックに、（Ｅ）に示す如く切り替え、立ち上がり
微分回路９及びアンド回路７に出力する。
に、（Ｇ）に示す如きパルスを発し、セレクタＧに入力
させ、（Ｂ）に示す０相のクロックを（Ｃ）に示すπ相
のクロックに、（Ｅ）に示す如く切り替え、立ち上がり
微分回路９及びアンド回路７に出力する。
又位相差検出部２０では、（Ｄ）に示す入力信号と（Ｈ
ｌ）（Ｈ２）に示す出力信号との位相差を検出しており
、出力信号の位相が（Ｈｌ）に示す如く進んでいると、
ルヘルを出力してナンド回Ｆ！＠１２より（ＩＩ）４．
ｍ示す如く、（Ｆ）？、１ｍ示す立ち」二かり微分回路
９の出力パルスを反転したものを出力させ、アンド回路
７に入力し、（Ｊｌ）に示す如く、切り替えた最初のパ
ルスを禁止して位相を遅らせ、位相制御を行い、Ｎ分周
器８に入力してＮ分周し、入力信号に位相同期した出力
信号を再生するようにしている。
ｌ）（Ｈ２）に示す出力信号との位相差を検出しており
、出力信号の位相が（Ｈｌ）に示す如く進んでいると、
ルヘルを出力してナンド回Ｆ！＠１２より（ＩＩ）４．
ｍ示す如く、（Ｆ）？、１ｍ示す立ち」二かり微分回路
９の出力パルスを反転したものを出力させ、アンド回路
７に入力し、（Ｊｌ）に示す如く、切り替えた最初のパ
ルスを禁止して位相を遅らせ、位相制御を行い、Ｎ分周
器８に入力してＮ分周し、入力信号に位相同期した出力
信号を再生するようにしている。
又出力信号の位相が（Ｈ２）に示す如く遅れていると、
０レベルを出力してナンド回路１２より（■２）に示す
如く、（Ｆ）に示す立ち上がり微分回路９の出力パルス
を出力させずルベルの侭とし、アンド回路７より（Ｊ２
）に示す如く、切り替えた最初のパルスを出力させ、位
相を進ませ、・位相制御を行い、Ｎ分周器８に入力して
Ｎ分周し、入力信号に位相同期した出力信号を再生する
ようにしている。
０レベルを出力してナンド回路１２より（■２）に示す
如く、（Ｆ）に示す立ち上がり微分回路９の出力パルス
を出力させずルベルの侭とし、アンド回路７より（Ｊ２
）に示す如く、切り替えた最初のパルスを出力させ、位
相を進ませ、・位相制御を行い、Ｎ分周器８に入力して
Ｎ分周し、入力信号に位相同期した出力信号を再生する
ようにしている。
しかしながら、入力する入力信号毎にジッタが含まれる
如く、入力信号にジッタが多く含まれると、上記説明の
従来の位相制御回路では、入力信号が入力する度に位相
制御を行うので、ジッタに追従してしまい、出力信号に
もジッタが多く含まれ、この信号を用いた信号処理が不
安定となる間−４ 問 照点がある。
如く、入力信号にジッタが多く含まれると、上記説明の
従来の位相制御回路では、入力信号が入力する度に位相
制御を行うので、ジッタに追従してしまい、出力信号に
もジッタが多く含まれ、この信号を用いた信号処理が不
安定となる間−４ 問 照点がある。
本発明は、入力信号にジッタが多く含まれていても、ジ
ッタの少ない再生出力信号を得ることが出来る位相制御
回路の提供を目的としている。
ッタの少ない再生出力信号を得ることが出来る位相制御
回路の提供を目的としている。
第１図は本発明、の原理ブロック図である。
第１図に示す如く、出力信号と入力信号との位相差を、
入力信号がＭ回入力する間位相情報積分手段１にて積分
しておく。
入力信号がＭ回入力する間位相情報積分手段１にて積分
しておく。
そして、出力信号をＭ回出力する度に、Ｍ分周器２を介
して信号を位相制御部３に入力するようにし、 該位相制御部３にて、上記信号が入力する度に、位相が
１８０度異なる２相のクロックを切り替え、切り替えた
最初のパルスを、該位相情報積分手段１にて積分した値
が進み位相であれば禁止し、遅れ位相であれば非禁止に
するようにして、入力信号に位相同期した出力信号を得
るようにする。
して信号を位相制御部３に入力するようにし、 該位相制御部３にて、上記信号が入力する度に、位相が
１８０度異なる２相のクロックを切り替え、切り替えた
最初のパルスを、該位相情報積分手段１にて積分した値
が進み位相であれば禁止し、遅れ位相であれば非禁止に
するようにして、入力信号に位相同期した出力信号を得
るようにする。
＝６−
〔作 用〕
本発明によれば、位相が１８０度異なる２相のりし１ツ
クを切り替え、切り替えた最初のパルスを禁止、非禁止
にする位相制御を、入力信号が入力する度には行わず、
出力信ひをＭ回出力する度に行うようにし、且つ又出力
信号と入力信月の位相差を、入力信号がＭ凹入力する間
積分した値が進み位相であれば禁止し、遅れ位相であれ
ば非禁止にするようにしているので、ジッタは入力信号
のＭ凹入力する間の平均値となり、位相制御は１／Ｍ回
と滅するので、ジッタが多く含まれている入力信号が入
力しても、ジッタの少ない再生出力を得ることが出来る
。
クを切り替え、切り替えた最初のパルスを禁止、非禁止
にする位相制御を、入力信号が入力する度には行わず、
出力信ひをＭ回出力する度に行うようにし、且つ又出力
信号と入力信月の位相差を、入力信号がＭ凹入力する間
積分した値が進み位相であれば禁止し、遅れ位相であれ
ば非禁止にするようにしているので、ジッタは入力信号
のＭ凹入力する間の平均値となり、位相制御は１／Ｍ回
と滅するので、ジッタが多く含まれている入力信号が入
力しても、ジッタの少ない再生出力を得ることが出来る
。
以下本発明の１実施例に付き図に従って説明する。
第２図は本発明の実施例の位相制御回路のブロック図、
第３図は第２図のアップダウンカウンタの動作及び位相
制御タイミングを示すタイムチャー１−である。
第３図は第２図のアップダウンカウンタの動作及び位相
制御タイミングを示すタイムチャー１−である。
０で検出するのでなく、アンプダウンカウンタ１にて、
入力信号がＭ凹入力する間積分するようにし、積分結果
出力信号が進んでいれば、１，０信号生成部１１にてル
ヘルを出力し、遅れていればＯルベルを出力するように
した点と、立ち上がり微分回路９に人力する信号を、入
力信号より、出力信号をＭ分周器２にてＭ分周した信号
を入力するようにし、立ち上がり微分回路９の出力にて
アップダウンカウンタ■をクリアするようにした点であ
る。
入力信号がＭ凹入力する間積分するようにし、積分結果
出力信号が進んでいれば、１，０信号生成部１１にてル
ヘルを出力し、遅れていればＯルベルを出力するように
した点と、立ち上がり微分回路９に人力する信号を、入
力信号より、出力信号をＭ分周器２にてＭ分周した信号
を入力するようにし、立ち上がり微分回路９の出力にて
アップダウンカウンタ■をクリアするようにした点であ
る。
この異なる点を中心に以下説明する。
アンプダウンカウンタ１としては、第３図（Ａ）に示す
出力信号と（Ｂ）に示す入力信号が人力しており、出力
信号が進んでいれば、その分アソプカウンｌ−Ｌ、遅れ
ていればその分ダウンカウン１−する動作を入力信号が
Ｍ凹入力する間行い、積分する。
出力信号と（Ｂ）に示す入力信号が人力しており、出力
信号が進んでいれば、その分アソプカウンｌ−Ｌ、遅れ
ていればその分ダウンカウン１−する動作を入力信号が
Ｍ凹入力する間行い、積分する。
即ち、この積分値は、ジッタがあっても、入力信号がＭ
凹入力する間の平均値となる。
凹入力する間の平均値となる。
勿論位相差の積分値がアップカウント値であれば、１．
０信号生成部１１にてルベルの信号を生成し、ダウンカ
ウント値であれば、０レヘルの信号を生成するようにす
る。
０信号生成部１１にてルベルの信号を生成し、ダウンカ
ウント値であれば、０レヘルの信号を生成するようにす
る。
又Ｍ分周器２では、Ｍを例えば５とすると、第３図（Ｃ
）に示す出力信号が５回に１回（Ｄ＞に示す如き信号を
得゛ζ、立ち上がり微分回路９に入力し、（Ｅ）に示す
如く、Ｍ分周器２の出力が入力する度に、第５図（Ｆ）
に示す如きパルスを出力し、セレクト信号発生部１０．
ナンド回路１２に入力して、第４図で説明した位相制御
を行う。
）に示す出力信号が５回に１回（Ｄ＞に示す如き信号を
得゛ζ、立ち上がり微分回路９に入力し、（Ｅ）に示す
如く、Ｍ分周器２の出力が入力する度に、第５図（Ｆ）
に示す如きパルスを出力し、セレクト信号発生部１０．
ナンド回路１２に入力して、第４図で説明した位相制御
を行う。
又この信号てアップダウンカウンタ１はクリアされる。
′
従って、ジッタは入力信号がＭ凹入力する間の平均値と
なり、位相制御は、入力信号がＭ凹入力すると１回行わ
れるので、入力信号にジッタが多く含まれていても、ジ
ッタの少ない再生出力を得ることが出来るようになる。
なり、位相制御は、入力信号がＭ凹入力すると１回行わ
れるので、入力信号にジッタが多く含まれていても、ジ
ッタの少ない再生出力を得ることが出来るようになる。
Ｃ発明の効果〕
以上詳細に説明せる如く本発明によれば、入力信号にジ
ッタが多く含まれていても、ジッタの少ない再生出力を
得ることが出来るようになる効果がある。
ッタが多く含まれていても、ジッタの少ない再生出力を
得ることが出来るようになる効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の位相制御回路のブロック図、
第３図は第２図のアップダウンカウンタの動作及び位相
制御タイミングを示すタイムチャー１・、第４図は従来
例の位相制御回路のブロック図、第５図は第４図の波形
のタイムチャートである。 図において、 １は位相情報積分手段、アンプダウンカウンタ、２はＭ
分周器、 ３は位相制御部、 ４はクロック発生器、 ５は０相π相クロック作成回路、 ６はセレクタ、 ７はアンド回路、 ８はＮ分周器、 ９ば立ち、トがり微分回路、 １０はセレクト信号発生部、 １１は１，０信号生成部、
制御タイミングを示すタイムチャー１・、第４図は従来
例の位相制御回路のブロック図、第５図は第４図の波形
のタイムチャートである。 図において、 １は位相情報積分手段、アンプダウンカウンタ、２はＭ
分周器、 ３は位相制御部、 ４はクロック発生器、 ５は０相π相クロック作成回路、 ６はセレクタ、 ７はアンド回路、 ８はＮ分周器、 ９ば立ち、トがり微分回路、 １０はセレクト信号発生部、 １１は１，０信号生成部、
Claims (1)
- 【特許請求の範囲】 出力信号と入力信号との位相差を、入力信号がＭ回入力
する間位相情報積分手段（１）にて積分しておき、 又出力信号をＭ回出力する度に、Ｍ分周器（２）を介し
て信号を位相制御部（３）に入力するようにし、 該位相制御部（３）にて、上記信号が入力する度に、位
相が１８０度異なる２相のクロックを切り替え、切り替
えた最初のパルスを、該位相情報積分手段（１）にて積
分した値が進み位相であれば禁止し、遅れ位相であれば
非禁止にするようにして、入力信号に位相同期した出力
信号を得るようにしたことを特徴とする位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098757A JPH01269332A (ja) | 1988-04-21 | 1988-04-21 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098757A JPH01269332A (ja) | 1988-04-21 | 1988-04-21 | 位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01269332A true JPH01269332A (ja) | 1989-10-26 |
Family
ID=14228303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63098757A Pending JPH01269332A (ja) | 1988-04-21 | 1988-04-21 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01269332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338783A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | Ｄｐｌｌ回路 |
-
1988
- 1988-04-21 JP JP63098757A patent/JPH01269332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338783A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | Ｄｐｌｌ回路 |
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