JPH01273364A - フォトダイオードアレイおよびその製造方法 - Google Patents
フォトダイオードアレイおよびその製造方法Info
- Publication number
- JPH01273364A JPH01273364A JP63103649A JP10364988A JPH01273364A JP H01273364 A JPH01273364 A JP H01273364A JP 63103649 A JP63103649 A JP 63103649A JP 10364988 A JP10364988 A JP 10364988A JP H01273364 A JPH01273364 A JP H01273364A
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- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 12
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は第１導電型層とその第１導電型層上に横方向に
複数個分離して形成された第２導電型層によって形成さ
れる複数の ｐ−ｎ 接合を用いるフォトダイオードア
レイおよびその製造方法に関する。
複数個分離して形成された第２導電型層によって形成さ
れる複数の ｐ−ｎ 接合を用いるフォトダイオードア
レイおよびその製造方法に関する。
Ｂ０発明の概要
バイポーラプロセスによる ｐ型基板と ｎ型エピタキ
シャル層の ｐ −ｎ 接合を用いたフォトダイオード
アレイにおいて、 ｐ−ｎ 接合の Ｐ型層側にも ｐ
＋拡散領域を設け、各フォトダイオードを分離する。そ
の分離のために深い ｐ＋型拡散領域を作る方法として
、 ｐ型基板に予め埋め込む ｐ＋型拡散領域と ｐ型
エピタキシャル層の表面から埋め込む ｐ＋型拡散領域
が互いに接するように、 ｐ＋型拡散領域を ｎ 型エ
ピタキシャル成長に先だって ｐ型基板に作り込む。
シャル層の ｐ −ｎ 接合を用いたフォトダイオード
アレイにおいて、 ｐ−ｎ 接合の Ｐ型層側にも ｐ
＋拡散領域を設け、各フォトダイオードを分離する。そ
の分離のために深い ｐ＋型拡散領域を作る方法として
、 ｐ型基板に予め埋め込む ｐ＋型拡散領域と ｐ型
エピタキシャル層の表面から埋め込む ｐ＋型拡散領域
が互いに接するように、 ｐ＋型拡散領域を ｎ 型エ
ピタキシャル成長に先だって ｐ型基板に作り込む。
Ｃ０従来の技術
フォトダイオードアレイとその微小電流出力を処理する
回路を集積化したフォトセンサ ＩＣは各種制御分野で
の応用が期待できる。このフォトセンサ ＩＣをバイポ
ーラプロセスで実現すると、フォトダイオードアレイの
構成は例えば次のようになる（第３図参照）。入射光と
してＬＥＤあるいは半導体レーザからの近赤外光を考え
ると、バイポーラプロセスと最も整合が良く、高い感度
が得られるフォトダイオードはｐ 型基板と ｎ型エピ
タキシャル層の間の ｐ−ｎ 接合フォトダイオードで
あり、アレイの構成とするには通常のバイポーラプロセ
スの ｐ−ｎ 接合素子分離と同様に、基板にまで達す
る Ｐ 型不純物の拡散により、エピタキシャル層を分
離すれば良い。
回路を集積化したフォトセンサ ＩＣは各種制御分野で
の応用が期待できる。このフォトセンサ ＩＣをバイポ
ーラプロセスで実現すると、フォトダイオードアレイの
構成は例えば次のようになる（第３図参照）。入射光と
してＬＥＤあるいは半導体レーザからの近赤外光を考え
ると、バイポーラプロセスと最も整合が良く、高い感度
が得られるフォトダイオードはｐ 型基板と ｎ型エピ
タキシャル層の間の ｐ−ｎ 接合フォトダイオードで
あり、アレイの構成とするには通常のバイポーラプロセ
スの ｐ−ｎ 接合素子分離と同様に、基板にまで達す
る Ｐ 型不純物の拡散により、エピタキシャル層を分
離すれば良い。
第３図中、１ はＰ型基板、２はｎ型エピタキシャル層
、３ はｎ＋＋埋込み層、４ はｐ型分離領域、５ は
カソード取出し用高不純物濃度領域、６ はアノード電
極、７はカソード電極、８ はコレクタ取出し用高不純
物濃度領域、９ はベース領域、１０はエミッタ領域、
１１ はコレクタ電極、１２ はベース電極、１３ は
エミッタ電極を表わす。分離領域４で分離されたｎ型の
領域は周囲の ｐ型の領域１，４ とともにフォトダイ
オードを形成し、 ｎ型エピタキシャル層領域１２の図
の右側の部分、ベース領域９およびエミッタ領域１ｏ
はバイポーラトランジスタを形成する。
、３ はｎ＋＋埋込み層、４ はｐ型分離領域、５ は
カソード取出し用高不純物濃度領域、６ はアノード電
極、７はカソード電極、８ はコレクタ取出し用高不純
物濃度領域、９ はベース領域、１０はエミッタ領域、
１１ はコレクタ電極、１２ はベース電極、１３ は
エミッタ電極を表わす。分離領域４で分離されたｎ型の
領域は周囲の ｐ型の領域１，４ とともにフォトダイ
オードを形成し、 ｎ型エピタキシャル層領域１２の図
の右側の部分、ベース領域９およびエミッタ領域１ｏ
はバイポーラトランジスタを形成する。
［発明の目的］
本発明の目的は、フォトダイオード間のクロストークが
小さいフォトダイオードアレイおよびその製造方法を提
供することである。
小さいフォトダイオードアレイおよびその製造方法を提
供することである。
Ｅ８課題を解決するための手段
上記目的を達成するために、本発明による、第１導電型
層とその第１導電型層上に横方向に複数個分離して形成
された第２導電型層によって形成される複数の ｐ−ｎ
接合を用いるフォトダイオードアレイは、上記隣接す
る第２導電型層を分離する第１導電型の部分の真下に位
置する上記第１導電型層の部分に設けられた第１導電型
高不純物濃度領域を含むことを要旨とする。
層とその第１導電型層上に横方向に複数個分離して形成
された第２導電型層によって形成される複数の ｐ−ｎ
接合を用いるフォトダイオードアレイは、上記隣接す
る第２導電型層を分離する第１導電型の部分の真下に位
置する上記第１導電型層の部分に設けられた第１導電型
高不純物濃度領域を含むことを要旨とする。
上記フォトダイオードアレイの製造方法は、第１導電型
層上面に所定間隔を持って複数の第１導電型高不純物濃
度領域を形成する工程と、上記第１導電型層上に第２導
電型エピタキシャル層を成長させる工程と、上記形成さ
れた第２導電型エピタキシャル層表面の上記高不純物濃
度領域上に位置する部位に第１導電型領域を形成する工
程とからなる。
層上面に所定間隔を持って複数の第１導電型高不純物濃
度領域を形成する工程と、上記第１導電型層上に第２導
電型エピタキシャル層を成長させる工程と、上記形成さ
れた第２導電型エピタキシャル層表面の上記高不純物濃
度領域上に位置する部位に第１導電型領域を形成する工
程とからなる。
Ｆ１作用
ｎ 型エピタキシャル層を分離している ｐ 型拡散領
域の下の ｐ型基板中にも深いＰ＋拡散領域を設けるこ
とにより、フォトダイオード間のクロストークを低減す
る。
域の下の ｐ型基板中にも深いＰ＋拡散領域を設けるこ
とにより、フォトダイオード間のクロストークを低減す
る。
Ｇ、実施例
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第１図は本発明によるフォトダイオードアレイの断面図
で、図中、第３図と共通する引用番号は第３図における
ものと同じか、またはそれに対応する部分を表わし、１
４ は ｐ型エピタキシャル層、１５．１６ は本発
明によって設けられたｐ＋型型子不純物濃度領域ある。
で、図中、第３図と共通する引用番号は第３図における
ものと同じか、またはそれに対応する部分を表わし、１
４ は ｐ型エピタキシャル層、１５．１６ は本発
明によって設けられたｐ＋型型子不純物濃度領域ある。
以下上記実施例の動作を説明する。
ｐ＋＋散領域１５．１６ では少数担体の寿命が減少す
るため、 ｐ 型基板 １ 中で発生した少数担体が周
囲のフォトダイオードに漏れだすことを少なくすること
ができ、したがってクロストークを減少させることがで
きる。
るため、 ｐ 型基板 １ 中で発生した少数担体が周
囲のフォトダイオードに漏れだすことを少なくすること
ができ、したがってクロストークを減少させることがで
きる。
第１図に示すｐ＋＋散領域１６ を設けるには、例えば
まず、 ｐ型基板１ 中にＰ＋領域１６ を拡散してお
き、つぎに基板１ と同程度の不純物濃度の ｐ 型エ
ピタキシャル層 １４ を成長させ、さらにこの ｐ
型エピタキシャル層１４中に表面から Ｐ＋領域１５
を拡散によって形成し、先に埋め込んでおいたｐ＋＋散
領域１６ と接するようにする。この後は、従来と同じ
＜、 ｎ 型エピタキシャル層 ２ を成長し、その
表面から Ｐ 型領域４ を拡散により形成する。
まず、 ｐ型基板１ 中にＰ＋領域１６ を拡散してお
き、つぎに基板１ と同程度の不純物濃度の ｐ 型エ
ピタキシャル層 １４ を成長させ、さらにこの ｐ
型エピタキシャル層１４中に表面から Ｐ＋領域１５
を拡散によって形成し、先に埋め込んでおいたｐ＋＋散
領域１６ と接するようにする。この後は、従来と同じ
＜、 ｎ 型エピタキシャル層 ２ を成長し、その
表面から Ｐ 型領域４ を拡散により形成する。
その他の実施例として、 ｐ 型エピタキシャル層 １
４ を省いた簡略化した構造が考えられる（第２図参照
）。この構造では、第１の実施例はどｐ−ｎ 接合のＰ
型層側に深いＰ十拡散領域を作るのが困難であるため、
クロストークの低減効果は少し劣るが、第３図の従来構
造よりは改善できるため、工程の増加を最小限にしたい
場合には有効である。
４ を省いた簡略化した構造が考えられる（第２図参照
）。この構造では、第１の実施例はどｐ−ｎ 接合のＰ
型層側に深いＰ十拡散領域を作るのが困難であるため、
クロストークの低減効果は少し劣るが、第３図の従来構
造よりは改善できるため、工程の増加を最小限にしたい
場合には有効である。
Ｈ０発明の詳細
な説明した通り、本発明によれば、クロストークを著し
く低減できるという利点が得られる。
く低減できるという利点が得られる。
第１図は本発明によるフォトダイオードアレイの断面図
、第２図は他の実施の態様によるフォトダイオードアレ
イの断面図、第３図は従来のフォトダイオードアレイの
断面図である。 １・・・・・・・・・ ｐ型基板、２・・・・・・・・
・ ｎ型エピタキシャル層、３・・・・・・・・・ ｎ
＋型埋込み層、４・・・・・・・・・Ｐ型分離領域、５
・・・・・・・・・カソード取出し用高不純物濃度領域
、６・・・・・・・・・アノード電極、７・・・・・・
・・・カソード電極、８・・・・・・・・・コレクタ取
出し用高不純物濃度領域、９・・・・・・・・・ベース
領域、１０・・・・・・・・・エミッタ領域、１１・・
・・・・・・・コレクタ電極、１２・・・・・・・・・
ベース電極、１３・・・・・・・・・エミッタ電極、１
４・・・・・・・・・ｐ 型エピタキシャル層、１５，
１６・・・・・・・・・ｐ十型高不純物濃度領域。 特許出願人 クラリオン株式会社
、第２図は他の実施の態様によるフォトダイオードアレ
イの断面図、第３図は従来のフォトダイオードアレイの
断面図である。 １・・・・・・・・・ ｐ型基板、２・・・・・・・・
・ ｎ型エピタキシャル層、３・・・・・・・・・ ｎ
＋型埋込み層、４・・・・・・・・・Ｐ型分離領域、５
・・・・・・・・・カソード取出し用高不純物濃度領域
、６・・・・・・・・・アノード電極、７・・・・・・
・・・カソード電極、８・・・・・・・・・コレクタ取
出し用高不純物濃度領域、９・・・・・・・・・ベース
領域、１０・・・・・・・・・エミッタ領域、１１・・
・・・・・・・コレクタ電極、１２・・・・・・・・・
ベース電極、１３・・・・・・・・・エミッタ電極、１
４・・・・・・・・・ｐ 型エピタキシャル層、１５，
１６・・・・・・・・・ｐ十型高不純物濃度領域。 特許出願人 クラリオン株式会社
Claims (2)
- （１）第１導電型層とその第１導電型層上に横方向に複
数個分離して形成された第２導電型層によって形成され
る複数のｐ−ｎ接合を用いるフォトダイオードアレイに
おいて、 （ａ）上記隣接する第２導電型層を分離する第１導電型
の部分の真下に位置する上記第１導電型層の部分に設け
られた第１導電型高不純物濃度領域 を含むことを特徴とするフォトダイオードアレイ。 - （２） （ａ）第１導電型層上面に所定間隔を持って複数の第１
導電型高不純物濃度領域を形成する工程、 （ｂ）上記第１導電型層上に第２導電型エピタキシャル
層を成長させる工程、および （ｃ）上記形成された第２導電型エピタキシャル層表面
の上記高不純物濃度領域上に位置する部位に第１導電型
領域を形成する工程、 を含むことを特徴とするフォトダイオードアレイの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103649A JPH01273364A (ja) | 1988-04-25 | 1988-04-25 | フォトダイオードアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103649A JPH01273364A (ja) | 1988-04-25 | 1988-04-25 | フォトダイオードアレイおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273364A true JPH01273364A (ja) | 1989-11-01 |
Family
ID=14359624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103649A Pending JPH01273364A (ja) | 1988-04-25 | 1988-04-25 | フォトダイオードアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273364A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818093A (ja) * | 1994-06-30 | 1996-01-19 | Sony Corp | 半導体受光素子及び半導体装置並びにそれらの作製方法 |
| JP2006229234A (ja) * | 2006-02-16 | 2006-08-31 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
| US20230065976A1 (en) * | 2021-08-31 | 2023-03-02 | Shanghai Huali Integrated Circuit Corporation | Isolation trench structure of backside illuminated cmos image sensor and method for manufacturing the same |
-
1988
- 1988-04-25 JP JP63103649A patent/JPH01273364A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818093A (ja) * | 1994-06-30 | 1996-01-19 | Sony Corp | 半導体受光素子及び半導体装置並びにそれらの作製方法 |
| JP2006229234A (ja) * | 2006-02-16 | 2006-08-31 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
| US20230065976A1 (en) * | 2021-08-31 | 2023-03-02 | Shanghai Huali Integrated Circuit Corporation | Isolation trench structure of backside illuminated cmos image sensor and method for manufacturing the same |
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