JPH0439789B2 - - Google Patents
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- JPH0439789B2 JPH0439789B2 JP59162551A JP16255184A JPH0439789B2 JP H0439789 B2 JPH0439789 B2 JP H0439789B2 JP 59162551 A JP59162551 A JP 59162551A JP 16255184 A JP16255184 A JP 16255184A JP H0439789 B2 JPH0439789 B2 JP H0439789B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は半導体注入集積論理回路装置（以下、
IILという。）の製造方法に関する。
IILという。）の製造方法に関する。
(ロ) 従来の技術
一つの半導体基板上に二つのトランジスタQI，
QRを第２図に示すように構成されたIILは、一般
に第３図に示すように、注入側をラテラルPNP
トランジスタQIとし、出力側を逆方向縦形NPN
トランジスタQRとして、ラテラルPNPトランジ
スタQIのコレクタを逆方向縦形NPNトランジス
タQRのベースと共用する構造を有する。すなわ
ち、Ｐ型シリコン基板１上にN+型の埋め込み層
２を設け、基板１上にエピタキシヤル成長で形成
されたN-型のエピタキシヤル層３をP+型の分離
領域４で島状に分離して島領域５が形成される。
この島領域５にＰ型拡散領域６，７およびＮ型拡
散領域８，９を順次不純物拡散によつて形成し、
酸化膜３ａに設けた電極孔を介して電極１０〜１
４が設けられている。そして、ラテラルPNPト
ランジスタQIはＰ型拡散領域６がエミツタ（イ
ンジエクタ）、エピタキシヤル層（島領域５）が
ベース、Ｐ型拡散層７がコレクタでベース接地で
働く。一方逆方向縦形NPNトランジスタQRはエ
ピタキシヤル層（島領域５）がエミツタ、Ｐ型拡
散領域７がベース、Ｎ型拡散領域８，９がコレク
タとなつている。
QRを第２図に示すように構成されたIILは、一般
に第３図に示すように、注入側をラテラルPNP
トランジスタQIとし、出力側を逆方向縦形NPN
トランジスタQRとして、ラテラルPNPトランジ
スタQIのコレクタを逆方向縦形NPNトランジス
タQRのベースと共用する構造を有する。すなわ
ち、Ｐ型シリコン基板１上にN+型の埋め込み層
２を設け、基板１上にエピタキシヤル成長で形成
されたN-型のエピタキシヤル層３をP+型の分離
領域４で島状に分離して島領域５が形成される。
この島領域５にＰ型拡散領域６，７およびＮ型拡
散領域８，９を順次不純物拡散によつて形成し、
酸化膜３ａに設けた電極孔を介して電極１０〜１
４が設けられている。そして、ラテラルPNPト
ランジスタQIはＰ型拡散領域６がエミツタ（イ
ンジエクタ）、エピタキシヤル層（島領域５）が
ベース、Ｐ型拡散層７がコレクタでベース接地で
働く。一方逆方向縦形NPNトランジスタQRはエ
ピタキシヤル層（島領域５）がエミツタ、Ｐ型拡
散領域７がベース、Ｎ型拡散領域８，９がコレク
タとなつている。
このようなIILにおいては、高速動作を行うべ
く、逆方向縦形NPNトランジスタの高い逆方向
電流増幅率βiを得るために、N+型のカラー領域
１５でベース領域、Ｐ型拡散領域６，７を取り囲
んでいた（例えば、特公昭49−35030号公報に詳
しい。）。
く、逆方向縦形NPNトランジスタの高い逆方向
電流増幅率βiを得るために、N+型のカラー領域
１５でベース領域、Ｐ型拡散領域６，７を取り囲
んでいた（例えば、特公昭49−35030号公報に詳
しい。）。
(ハ) 発明が解決しようとする問題点
しかしながら第２図に示すように、従来のIIL
は、N+型のカラー領域１５を島領域５表面に形
成しているため、島領域５表面でのホールの逆注
入は抑えることができるが、カラー領域１５直下
からのホールの逆注入は大きくホールの逆注入を
一定以上に小さくできず、逆方向電流増幅率βiを
あまり大きくすることはできなかつた。
は、N+型のカラー領域１５を島領域５表面に形
成しているため、島領域５表面でのホールの逆注
入は抑えることができるが、カラー領域１５直下
からのホールの逆注入は大きくホールの逆注入を
一定以上に小さくできず、逆方向電流増幅率βiを
あまり大きくすることはできなかつた。
また、ホールの逆注入を小さくするために、カ
ラー領域１５を深く拡散しようとすれば、カラー
領域１５の横方向拡散が大きくなり、集積度を上
げることができないなどの問題点があつた。
ラー領域１５を深く拡散しようとすれば、カラー
領域１５の横方向拡散が大きくなり、集積度を上
げることができないなどの問題点があつた。
更に、IILはラテラルPNPトランジスタQIのコ
レクタを逆方向縦形NPNトランジスタQRのベー
スとして共用する構造としているため、ラテラル
PNPトランジスタQIの動作の関係上逆方向縦形
NPNトランジスタQRのベース領域の全周をエピ
タキシヤル層表面に形成するカラー領域１５で取
り囲むことはできない。従つて、第１図に示すよ
うにＰ型拡散領域６とＰ型拡散領域７との間には
N+型のカラー領域１５は設けていないので、そ
の領域からのホールの逆注入は抑制できず、逆方
向電流増幅率βiをあまり大きくすることはできな
かつた。
レクタを逆方向縦形NPNトランジスタQRのベー
スとして共用する構造としているため、ラテラル
PNPトランジスタQIの動作の関係上逆方向縦形
NPNトランジスタQRのベース領域の全周をエピ
タキシヤル層表面に形成するカラー領域１５で取
り囲むことはできない。従つて、第１図に示すよ
うにＰ型拡散領域６とＰ型拡散領域７との間には
N+型のカラー領域１５は設けていないので、そ
の領域からのホールの逆注入は抑制できず、逆方
向電流増幅率βiをあまり大きくすることはできな
かつた。
(ニ) 問題点を解決するための手段
本発明は上述した従来の問題点を解決するため
になされたもので、一導電型の半導体基板上に逆
導電型の埋め込み層となる不純物堆積層を形成す
る工程と、前記堆積層の不純物の拡散速度より拡
散速度の速い逆導電型の不純物を前記堆積層の所
望位置に注入してベース領域を取り囲む埋め込み
カラー領域となる第２堆積層を形成する工程と、
前記基板上に逆導電型のエピタキシヤル層を形成
する工程と、前記埋め込み層上のエピタキシヤル
層表面の所望箇所に一導電型の不純物を拡散し
て、インジエクタ領域と埋め込みカラー領域に取
り囲まれたベース領域とを形成する工程と、逆導
電型の不純物を前記ベース領域表面およびエピタ
キシヤル層表面に拡散することにより、前記ベー
ス領域にコレクタ領域を形成すると共に、前記エ
ピタキシヤル層表面に前記インジエクタ領域およ
びベース領域を取り囲むカラー領域を形成する工
程と、からなる。
になされたもので、一導電型の半導体基板上に逆
導電型の埋め込み層となる不純物堆積層を形成す
る工程と、前記堆積層の不純物の拡散速度より拡
散速度の速い逆導電型の不純物を前記堆積層の所
望位置に注入してベース領域を取り囲む埋め込み
カラー領域となる第２堆積層を形成する工程と、
前記基板上に逆導電型のエピタキシヤル層を形成
する工程と、前記埋め込み層上のエピタキシヤル
層表面の所望箇所に一導電型の不純物を拡散し
て、インジエクタ領域と埋め込みカラー領域に取
り囲まれたベース領域とを形成する工程と、逆導
電型の不純物を前記ベース領域表面およびエピタ
キシヤル層表面に拡散することにより、前記ベー
ス領域にコレクタ領域を形成すると共に、前記エ
ピタキシヤル層表面に前記インジエクタ領域およ
びベース領域を取り囲むカラー領域を形成する工
程と、からなる。
(ホ) 作用
本発明によれば、横方向拡散を大きくせずにベ
ース領域の側面を高濃度の埋め込みカラー領域で
取り囲むことができる。
ース領域の側面を高濃度の埋め込みカラー領域で
取り囲むことができる。
(ヘ) 実施例
第１図イ〜トは本発明による製造方法の各工程
の断面図を示すものである。
の断面図を示すものである。
(i) Ｐ型シリコン半導体基板１の表面に酸化膜３
０等をマスクとしてN+型埋め込み層２を形成
するためにアンチモン（sb）をデボ拡散して不
純物堆積層２１を形成する（第１図イ）。
０等をマスクとしてN+型埋め込み層２を形成
するためにアンチモン（sb）をデボ拡散して不
純物堆積層２１を形成する（第１図イ）。
(ii) 不純物堆積層２１の所望の位置、すなわち、
ベース領域７を取り囲む位置に、N+型の埋め
込みカラー領域２０を形成するために酸化膜３
１等をマスクとして不純物堆積層２１の不純物
拡散速度より拡散速度の早いＮ型の不純物、本
実施例ではリンＰをイオン注入して第２堆積層
２２を形成する（第１図ロ）。
ベース領域７を取り囲む位置に、N+型の埋め
込みカラー領域２０を形成するために酸化膜３
１等をマスクとして不純物堆積層２１の不純物
拡散速度より拡散速度の早いＮ型の不純物、本
実施例ではリンＰをイオン注入して第２堆積層
２２を形成する（第１図ロ）。
(iii) 基板１上に気相によりN-型のエピタキシヤ
ル層３を成長させる。このN-型エピタキシヤ
ル層３の成長により、前記工程でデボジツトお
よびイオン注入して形成された不純物堆積層２
１および第２堆積層２２が拡散して埋め込み層
２と埋め込みカラー領域２０が形成される（第
１図ハ）。
ル層３を成長させる。このN-型エピタキシヤ
ル層３の成長により、前記工程でデボジツトお
よびイオン注入して形成された不純物堆積層２
１および第２堆積層２２が拡散して埋め込み層
２と埋め込みカラー領域２０が形成される（第
１図ハ）。
(iv) エピタキシヤル層３表面の酸化膜３２をマス
クにして、ボロンＢを拡散して基板１に達する
P+型の分離領域４を形成する。この分離領域
４によりエピタキシヤル層３を島状にPN接合
分離して島領域５が形成される。また、この熱
処理によつて埋め込み層２および埋め込みカラ
ー領域１６は上下方向に拡散された所定の巾を
有する埋め込み層２と所定のはい上り量を有す
る埋め込みカラー領域１６が形成される（第１
図ニ）。
クにして、ボロンＢを拡散して基板１に達する
P+型の分離領域４を形成する。この分離領域
４によりエピタキシヤル層３を島状にPN接合
分離して島領域５が形成される。また、この熱
処理によつて埋め込み層２および埋め込みカラ
ー領域１６は上下方向に拡散された所定の巾を
有する埋め込み層２と所定のはい上り量を有す
る埋め込みカラー領域１６が形成される（第１
図ニ）。
(v) 島領域５表面にＰ型の不純物拡散によりＰ型
のインジエクタ領域６およびＰ型のベース領域
７を形成する。すなわち、エピタキシヤル層３
表面の酸化膜３３をマスクにしてボロン(B)を拡
散して、インジエクタ領域６と埋め込みカラー
領域２０に隣接してベース領域７を形成する。
そして、ベース領域７の全周は埋め込みカラー
領域２０で取り囲まれることになる（第１図
ホ）。
のインジエクタ領域６およびＰ型のベース領域
７を形成する。すなわち、エピタキシヤル層３
表面の酸化膜３３をマスクにしてボロン(B)を拡
散して、インジエクタ領域６と埋め込みカラー
領域２０に隣接してベース領域７を形成する。
そして、ベース領域７の全周は埋め込みカラー
領域２０で取り囲まれることになる（第１図
ホ）。
(vi) さいごにＮ型の不純物拡散を行なう。すなわ
ち、エピタキシヤル層３の酸化膜３４をマスク
にしてベース領域７表面とベース領域７および
インジエクタ領域６を取り囲む島領域５表面に
リン(P)を拡散する。この拡散工程によりベース
領域７にコレクタ領域８，９が形成されると共
に、ベース領域７およびインジエクタ領域６を
取り囲むN+型カラー領域１５が島領域５表面
に形成される。そしてこのカラー領域１５は、
埋め込みカラー領域２０に接するように形成さ
れており、カラー領域１５で取り囲まれている
ベース領域７の周囲は埋め込みカラー領域２０
とカラー領域１５という高濃度領域で取り囲ま
れている。また、インジエクタ領域６とベース
領域７との間の島領域５表面にはカラー領域１
５は拡散形成されていない（第１図ヘ）。
ち、エピタキシヤル層３の酸化膜３４をマスク
にしてベース領域７表面とベース領域７および
インジエクタ領域６を取り囲む島領域５表面に
リン(P)を拡散する。この拡散工程によりベース
領域７にコレクタ領域８，９が形成されると共
に、ベース領域７およびインジエクタ領域６を
取り囲むN+型カラー領域１５が島領域５表面
に形成される。そしてこのカラー領域１５は、
埋め込みカラー領域２０に接するように形成さ
れており、カラー領域１５で取り囲まれている
ベース領域７の周囲は埋め込みカラー領域２０
とカラー領域１５という高濃度領域で取り囲ま
れている。また、インジエクタ領域６とベース
領域７との間の島領域５表面にはカラー領域１
５は拡散形成されていない（第１図ヘ）。
次いて、周知のアルミニウム蒸着技術等によ
り、電極１０…１４を設けて第１図トに示すIIL
が製造される。
り、電極１０…１４を設けて第１図トに示すIIL
が製造される。
このようにして製造されたIILは第１図トに示
すように、半導体基板１と基板１上にエピタキシ
ヤル成長されたN-型のエピタキシヤル層３との
間にN+型の埋め込み層２が設けられると共に、
この埋め込み層２とエピタキシヤル層３との間に
ベース領域７を取り囲むN+型の埋め込みカラー
領域２０が埋め込み層２からはい上らせて設けら
れている。エピタキシヤル層３はP+型の分離領
域４で島状に分離され島領域５が形成されてい
る。島領域５表面に、Ｐ型のインジエクタ領域６
とベース領域７が形成され、ベース領域７表面に
N+型のコレクタ領域８，９が形成される。また
島領域５表面にインジエクタ領域６およびベース
領域７を取り囲むN+型のカラー領域１５が形成
されている。３ａはエピタキシヤル層３表面に設
けられた酸化膜である。インジエクタ領域６には
インジエクタ電極１０、ベース領域７にはベース
電極１１、コレクタ領域８，９にはコレクタ電極
１２，１３が設けられていると共に、逆方向縦形
NPNトランジスタのエミツタ電極１４はカラー
領域１５にオーミツクコンタクトすることにより
電極の取り出しが行なわれる。
すように、半導体基板１と基板１上にエピタキシ
ヤル成長されたN-型のエピタキシヤル層３との
間にN+型の埋め込み層２が設けられると共に、
この埋め込み層２とエピタキシヤル層３との間に
ベース領域７を取り囲むN+型の埋め込みカラー
領域２０が埋め込み層２からはい上らせて設けら
れている。エピタキシヤル層３はP+型の分離領
域４で島状に分離され島領域５が形成されてい
る。島領域５表面に、Ｐ型のインジエクタ領域６
とベース領域７が形成され、ベース領域７表面に
N+型のコレクタ領域８，９が形成される。また
島領域５表面にインジエクタ領域６およびベース
領域７を取り囲むN+型のカラー領域１５が形成
されている。３ａはエピタキシヤル層３表面に設
けられた酸化膜である。インジエクタ領域６には
インジエクタ電極１０、ベース領域７にはベース
電極１１、コレクタ領域８，９にはコレクタ電極
１２，１３が設けられていると共に、逆方向縦形
NPNトランジスタのエミツタ電極１４はカラー
領域１５にオーミツクコンタクトすることにより
電極の取り出しが行なわれる。
このように本発明による製造方法によれば、イ
ンジエクタ領域６とベース領域７との間を除いて
ベース領域７の側面は埋め込みカラー領域２０と
カラー領域１５とで取り囲み、そしてベース領域
７とインジエクタ領域６との間は埋め込みカラー
領域２０がベース領域７に隣接して設けてベース
領域７を取り囲むことができる。従つて、ラテラ
ルPNPトランジスタQIの注入効率を低下させず
に、サイドウオールでのホールの逆注入を埋め込
みカラー領域２０とカラー領域１５とで抑制で
き、逆方向電流増幅率βiを高くでき、IILの高速
動作が可能となる。
ンジエクタ領域６とベース領域７との間を除いて
ベース領域７の側面は埋め込みカラー領域２０と
カラー領域１５とで取り囲み、そしてベース領域
７とインジエクタ領域６との間は埋め込みカラー
領域２０がベース領域７に隣接して設けてベース
領域７を取り囲むことができる。従つて、ラテラ
ルPNPトランジスタQIの注入効率を低下させず
に、サイドウオールでのホールの逆注入を埋め込
みカラー領域２０とカラー領域１５とで抑制で
き、逆方向電流増幅率βiを高くでき、IILの高速
動作が可能となる。
また、カラー領域１５はコレクタ領域８，９の
形成と同時に形成するため、カラー領域１５の横
方向拡散量も小さくすむため集精度を上げること
ができる。
形成と同時に形成するため、カラー領域１５の横
方向拡散量も小さくすむため集精度を上げること
ができる。
更に、インジエクタ領域６を取り囲むカラー領
域１５による濃度差により立上り電圧が良くな
り、インジエクタ領域６からベース領域７への注
入効率が上る。
域１５による濃度差により立上り電圧が良くな
り、インジエクタ領域６からベース領域７への注
入効率が上る。
(ト) 発明の効果
以上説明したように本発明によれば、ラテラル
PNPトランジスタの動作に影響を与えずにサイ
ドウオールからのホールの逆注入を大幅に抑制し
て、逆方向電流増幅率βiを高くした高速動作の可
能なIILを製造することができる。
PNPトランジスタの動作に影響を与えずにサイ
ドウオールからのホールの逆注入を大幅に抑制し
て、逆方向電流増幅率βiを高くした高速動作の可
能なIILを製造することができる。
第１図イ乃至第１図トは本発明による製造方法
の各プロセスにおける工程断面図である。第２図
はIILの回路図、第３図は従来のIIL構造を示す断
面図である。 １……半導体基板、２……埋め込み層、３……
エピタキシヤル層、５……島領域、６……インジ
エクタ領域、７……ベース領域、８，９……コレ
クタ領域、１５……カラー領域、２０……埋め込
みカラー領域、２１……不純物堆積層、２２……
第２堆積層。
の各プロセスにおける工程断面図である。第２図
はIILの回路図、第３図は従来のIIL構造を示す断
面図である。 １……半導体基板、２……埋め込み層、３……
エピタキシヤル層、５……島領域、６……インジ
エクタ領域、７……ベース領域、８，９……コレ
クタ領域、１５……カラー領域、２０……埋め込
みカラー領域、２１……不純物堆積層、２２……
第２堆積層。
Claims (1)
- １ 一導電型の半導体基板上に逆導電型の埋め込
み層となる不純物堆積層を形成する工程と、前記
堆積層の不純物の拡散速度より拡散速度の速い逆
導電型の不純物を前記堆積層の所望位置に注入し
てベース領域を取り囲む埋め込みカラー領域とな
る第２堆積層を形成する工程と、前記基板上に逆
導電型のエピタキシヤル層を形成する工程と、前
記埋め込み層上のエピタキシヤル層表面の所望箇
所に一導電型の不純物を拡散して、インジエクタ
領域と埋め込みカラー領域に取り囲まれたベース
領域とを形成する工程と、逆導電型の不純物を前
記ベース領域表面およびエピタキシヤル層表面に
拡散することにより、前記ベース領域にコレクタ
領域を形成すると共に、前記エピタキシヤル層表
面に前記インジエクタ領域およびベース領域を取
り囲むカラー領域を形成する工程と、からなる半
導体注入集積論理回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16255184A JPS6142166A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16255184A JPS6142166A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142166A JPS6142166A (ja) | 1986-02-28 |
| JPH0439789B2 true JPH0439789B2 (ja) | 1992-06-30 |
Family
ID=15756738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16255184A Granted JPS6142166A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142166A (ja) |
-
1984
- 1984-08-01 JP JP16255184A patent/JPS6142166A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142166A (ja) | 1986-02-28 |
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