JPH0127590B2 - - Google Patents
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- Publication number
- JPH0127590B2 JPH0127590B2 JP59269661A JP26966184A JPH0127590B2 JP H0127590 B2 JPH0127590 B2 JP H0127590B2 JP 59269661 A JP59269661 A JP 59269661A JP 26966184 A JP26966184 A JP 26966184A JP H0127590 B2 JPH0127590 B2 JP H0127590B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- source
- gate electrode
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に放射性照射を
受ける環境下で使用される場合を想定してコンタ
クトホールに改良を加えた半導体装置に係わる。
受ける環境下で使用される場合を想定してコンタ
クトホールに改良を加えた半導体装置に係わる。
周知の如く、放射線照射によりソース、ドレイ
ン領域間のリーク電流が増大する。従来、こうし
たリーク電流の低減化対策をとつたＣ（相補型）
MOSトランジスタとして、第４図に示すものが
知られている。図中の１は、Ｎ型の半導体基板
（図示せず）の表面に設けられたＰ型のウエル領
域である。このウエル領域１の表面には、N+型
のソース領域２、ドレイン領域３、Ｐ型層４及び
基板コンタクト用のP+型領域５が設けられてい
る。ここで、前記P+型領域５は、ソース、ドレ
イン領域２，３が形成される素子領域とは別な場
所に形成されている。前記ソース、ドレイン領域
２，３間のチヤネル領域上には、多結晶シリコン
からなるゲート電極６が形成されている。このゲ
ート電極６を含む基板全面には図示しない層間絶
縁膜が設けられ、該層間絶縁膜のソース領域２、
ドレイン領域３及びP+型領域５に夫々対応する
部分にはソース用コンタクトホール７、ドレイン
用コンタクトホール８、基板用コンタクトホール
９が設けられている。
ン領域間のリーク電流が増大する。従来、こうし
たリーク電流の低減化対策をとつたＣ（相補型）
MOSトランジスタとして、第４図に示すものが
知られている。図中の１は、Ｎ型の半導体基板
（図示せず）の表面に設けられたＰ型のウエル領
域である。このウエル領域１の表面には、N+型
のソース領域２、ドレイン領域３、Ｐ型層４及び
基板コンタクト用のP+型領域５が設けられてい
る。ここで、前記P+型領域５は、ソース、ドレ
イン領域２，３が形成される素子領域とは別な場
所に形成されている。前記ソース、ドレイン領域
２，３間のチヤネル領域上には、多結晶シリコン
からなるゲート電極６が形成されている。このゲ
ート電極６を含む基板全面には図示しない層間絶
縁膜が設けられ、該層間絶縁膜のソース領域２、
ドレイン領域３及びP+型領域５に夫々対応する
部分にはソース用コンタクトホール７、ドレイン
用コンタクトホール８、基板用コンタクトホール
９が設けられている。
しかしながら、第４図のCMOSトランジスタ
は以下に示す欠点を有する。
は以下に示す欠点を有する。
基板電流をしつかりと固定するために、、基
板用コンタクトホール９を素子領域と別な場所
にとる必要があり、集積度の低下を招く。
板用コンタクトホール９を素子領域と別な場所
にとる必要があり、集積度の低下を招く。
と同様な理由からP+型領域５と素子領域
間に基板抵抗が入る。その結果、基板電流によ
り素子の基板電位が変動しやくなり、ラツチア
ツプが起り易い。
間に基板抵抗が入る。その結果、基板電流によ
り素子の基板電位が変動しやくなり、ラツチア
ツプが起り易い。
また、従来のその他のCMOSトランジスタ
としては、第５図に示すものが知られている。
このトランジスタは、ソース用コンタクトホー
ル１１と基板用コンタクトホール１２を同じ箇
所に設けた構造のものである。しかしながら、
第５図のトランジスタによれば、P+型領域１
３をソース領域２と接して形成するため、ソー
ス、ドレイン、ゲート（SDG）領域を大きく
とる必要があり、集積度の低下を招く。
としては、第５図に示すものが知られている。
このトランジスタは、ソース用コンタクトホー
ル１１と基板用コンタクトホール１２を同じ箇
所に設けた構造のものである。しかしながら、
第５図のトランジスタによれば、P+型領域１
３をソース領域２と接して形成するため、ソー
ス、ドレイン、ゲート（SDG）領域を大きく
とる必要があり、集積度の低下を招く。
本発明は上記事情に鑑みてなされたもので、集
積度の低下を招くことなくソース用と基板用のコ
ンタクトホールを同じ箇所に設けることができる
とともに、放射線照射に起因するソース、ドレイ
ン領域間のリーク電流の増大を阻止し得る半導体
装置を提供することを目的とする。
積度の低下を招くことなくソース用と基板用のコ
ンタクトホールを同じ箇所に設けることができる
とともに、放射線照射に起因するソース、ドレイ
ン領域間のリーク電流の増大を阻止し得る半導体
装置を提供することを目的とする。
本発明は、次の２点を有することを骨子とす
る。
る。
ソース領域及び半導体領域の両者に同時に係
合するコンタクトホールを設けることによつ
て、従来のように素子領域と離れた別の場所に
基板用のコンタクトホールを設けることを回避
し、集積度の向上を図ること。
合するコンタクトホールを設けることによつ
て、従来のように素子領域と離れた別の場所に
基板用のコンタクトホールを設けることを回避
し、集積度の向上を図ること。
半導体基体と同導電型の半導体領域を、ゲー
ト電極の直下及び少なくともソース領域の外辺
でゲート電極と直交する方向に設けることによ
つて、放射線照射により増大するソース、ドレ
イン領域間のリーク電流を低減すること。
ト電極の直下及び少なくともソース領域の外辺
でゲート電極と直交する方向に設けることによ
つて、放射線照射により増大するソース、ドレ
イン領域間のリーク電流を低減すること。
以下、本発明の一実施例に係るCMOSトラン
ジスタを製造工程順に第１図ａ〜ｅ、第２図及び
第３図を参照して説明する。
ジスタを製造工程順に第１図ａ〜ｅ、第２図及び
第３図を参照して説明する。
まず、シリコン基板（図示せず）表面にＰ型の
ウエル領域２１を形成した後、ウエル領域２１上
にバツフア用SiO2膜２２、Si3N4膜を形成し、
Si3N4膜をパターニングしてSi3N4パターン２３
を形成した（第１図ａ図示）。つづいて、この
Si3N4パターン２３をマスクとしてフイールド酸
化を行い、フイールド酸化膜２４を形成した（第
１図ｂ図示）。なお、同図ｂにおいて、２５は素
子領域を示す。次いで、前記Si3N4パターン２４
を剥離し、素子領域２５上のSiO2膜２２を除去
した後、厚さ約500Åのゲート酸化膜２６を形成
した（第１図ｃ図示）。更に、素子領域２５の
SDG領域２７を除く全面にレジスト２８を形成
した後、このレジスト２８をマスクとして素子領
域にボロンを加速電圧40keV、ドーズ量５×
1012／cm2の条件でイオン注入し、半導体領域とし
てのＰ型領域２９を形成した。ここで、Ｐ型領域
２９は、SDG領域２７の外辺の一部でかつ後記
ゲート電極と直交するように形成した（第１図ｄ
図示）。しかる後、前記レジスト２８を除去し、
通常の工程により、ウエル領域２１上にゲート酸
化膜２６を介して多結晶シリコンからなるゲート
電極３０を形成し、N+型のソース領域３１、ド
レイン領域３２を形成した。ひきつづき、全面に
層間絶縁膜３３を形成した後、ソース領域３１と
Ｐ型領域２９に対応する層間絶縁膜３３とゲート
酸化膜２６を同時に開口してソース用及び基板用
のコンタクトホール３４を形成するとともに、ド
レイン領域３２に対応する層間絶縁膜３３を開口
してドレイン用のコンタクトホール３５を形成し
た。この後、ゲート酸化膜２６及び層間絶縁膜３
３上に金属配線３６を形成してCMOSトランジ
スタを製造した（第１図ｅ、第２図及び第３図図
示）。ここで、第２図は第１図ｅの平面図、第３
図は第２図のＸ―Ｘ線に沿う断面図である。
ウエル領域２１を形成した後、ウエル領域２１上
にバツフア用SiO2膜２２、Si3N4膜を形成し、
Si3N4膜をパターニングしてSi3N4パターン２３
を形成した（第１図ａ図示）。つづいて、この
Si3N4パターン２３をマスクとしてフイールド酸
化を行い、フイールド酸化膜２４を形成した（第
１図ｂ図示）。なお、同図ｂにおいて、２５は素
子領域を示す。次いで、前記Si3N4パターン２４
を剥離し、素子領域２５上のSiO2膜２２を除去
した後、厚さ約500Åのゲート酸化膜２６を形成
した（第１図ｃ図示）。更に、素子領域２５の
SDG領域２７を除く全面にレジスト２８を形成
した後、このレジスト２８をマスクとして素子領
域にボロンを加速電圧40keV、ドーズ量５×
1012／cm2の条件でイオン注入し、半導体領域とし
てのＰ型領域２９を形成した。ここで、Ｐ型領域
２９は、SDG領域２７の外辺の一部でかつ後記
ゲート電極と直交するように形成した（第１図ｄ
図示）。しかる後、前記レジスト２８を除去し、
通常の工程により、ウエル領域２１上にゲート酸
化膜２６を介して多結晶シリコンからなるゲート
電極３０を形成し、N+型のソース領域３１、ド
レイン領域３２を形成した。ひきつづき、全面に
層間絶縁膜３３を形成した後、ソース領域３１と
Ｐ型領域２９に対応する層間絶縁膜３３とゲート
酸化膜２６を同時に開口してソース用及び基板用
のコンタクトホール３４を形成するとともに、ド
レイン領域３２に対応する層間絶縁膜３３を開口
してドレイン用のコンタクトホール３５を形成し
た。この後、ゲート酸化膜２６及び層間絶縁膜３
３上に金属配線３６を形成してCMOSトランジ
スタを製造した（第１図ｅ、第２図及び第３図図
示）。ここで、第２図は第１図ｅの平面図、第３
図は第２図のＸ―Ｘ線に沿う断面図である。
本発明に係るCMOSトランジスタは、第２図
及び第３図に示す如く、Ｐ型領域２９を素子領域
２５にSDG領域２７の外辺の一部でかつゲート
電極３０と直交するように設けるとともに、ソー
ス用及び基板用のコンタクトホール３４をソース
領域３１とＰ型領域２９に電気的に接続するよう
に設けた構造となつている。
及び第３図に示す如く、Ｐ型領域２９を素子領域
２５にSDG領域２７の外辺の一部でかつゲート
電極３０と直交するように設けるとともに、ソー
ス用及び基板用のコンタクトホール３４をソース
領域３１とＰ型領域２９に電気的に接続するよう
に設けた構造となつている。
しかして、本発明に係るCMOSトランジスタ
によれば、第４図の従来のCMOSトランジスタ
の如く新たに基板とコンタクトをとるための場所
を設ける必要がない。従つて、集積度の低下を招
くことなく、ソース領域３１と基板のコンタクト
を同時にとることができる。
によれば、第４図の従来のCMOSトランジスタ
の如く新たに基板とコンタクトをとるための場所
を設ける必要がない。従つて、集積度の低下を招
くことなく、ソース領域３１と基板のコンタクト
を同時にとることができる。
また、ソース領域３１と基板のコンタクトを同
時にとることができることにより、基板電流を従
来と比べ蓄しく低減し、素子の基板電位の変動を
小さくしてラツチアツプを阻止できる。
時にとることができることにより、基板電流を従
来と比べ蓄しく低減し、素子の基板電位の変動を
小さくしてラツチアツプを阻止できる。
更に、Ｐ型領域２９を素子領域２５にSDG領
域２７の外辺の一部でかつゲート電極３０と直交
するように設けるため、放射線照射を受ける環境
下でのソース、ドレイン領域３１，３２間のリー
ク電流の増大を低減できる。
域２７の外辺の一部でかつゲート電極３０と直交
するように設けるため、放射線照射を受ける環境
下でのソース、ドレイン領域３１，３２間のリー
ク電流の増大を低減できる。
なお、上記実施例では、ゲート酸化膜の形成後
にＰ型領域形成のためのイオン注入を行なつた
が、イオン注入後にゲート酸化膜を形成してもよ
い。
にＰ型領域形成のためのイオン注入を行なつた
が、イオン注入後にゲート酸化膜を形成してもよ
い。
また、上記実施例では、Ｐ型領域をSDG領域
の外辺の一部でかつゲート電極と直交するように
設けたが、これに限らない。即ち、ゲート電極の
直下、及び少なくともソース領域の外辺でゲート
電極と直交する方向の素子領域に設ければよい。
の外辺の一部でかつゲート電極と直交するように
設けたが、これに限らない。即ち、ゲート電極の
直下、及び少なくともソース領域の外辺でゲート
電極と直交する方向の素子領域に設ければよい。
更に、上記実施例では、CMOSトランジスタ
に適用した場合について述べたが、これに限ら
ず、ｎチヤネル型のMOSトランジスタについて
も同様に適用できる。
に適用した場合について述べたが、これに限ら
ず、ｎチヤネル型のMOSトランジスタについて
も同様に適用できる。
以上詳述した如く本発明によれば、集積度の低
下を招くことなくソース用と基板用のコンタクト
ホールを同じ箇所に設けることができるととも
に、ソース、ドレイン領域間のリーク電流の増大
を阻止して信頼性の高いCMOSトランジスタ等
の半導体装置を提供できる。
下を招くことなくソース用と基板用のコンタクト
ホールを同じ箇所に設けることができるととも
に、ソース、ドレイン領域間のリーク電流の増大
を阻止して信頼性の高いCMOSトランジスタ等
の半導体装置を提供できる。
第１図ａ〜ｅは本発明の一実施例に係CMOS
トランジスタを製造工程順に示す断面図、第２図
は第１図ｅの平面図、第３図は第２図のＸ―Ｘ線
に沿う断面図、第４図及び第５図は夫々従来の
CMOSトランジスタの平面図である。 ２１……Ｐ型のウエル領域、２３……Si3N4パ
ターン、２４……フイールド酸化膜、２５……素
子領域、２６……ゲート酸化膜、２７……SDG
領域、２９……Ｐ型領域、３０……ゲート電極、
３１……N+型のソース領域、３２……ドレイン
領域、３３……層間絶縁膜、３４，３５……コン
タクトホール、３６……金属配線。
トランジスタを製造工程順に示す断面図、第２図
は第１図ｅの平面図、第３図は第２図のＸ―Ｘ線
に沿う断面図、第４図及び第５図は夫々従来の
CMOSトランジスタの平面図である。 ２１……Ｐ型のウエル領域、２３……Si3N4パ
ターン、２４……フイールド酸化膜、２５……素
子領域、２６……ゲート酸化膜、２７……SDG
領域、２９……Ｐ型領域、３０……ゲート電極、
３１……N+型のソース領域、３２……ドレイン
領域、３３……層間絶縁膜、３４，３５……コン
タクトホール、３６……金属配線。
Claims (1)
- １ 半導体基板と、この基板の表面に設けられた
ソース、ドレイン領域と、同基板上にゲート酸化
膜を介して設けたゲート電極と、同基板表面にゲ
ート電極の直下及び少なくともソース領域の外辺
でゲート電極と直交する方向に設けられた基板と
同導電型の半導体領域と、ソース領域及び半導体
領域の両者に同時に電気的に接続するコンタクト
ホールとを具備することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269661A JPS61148862A (ja) | 1984-12-22 | 1984-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269661A JPS61148862A (ja) | 1984-12-22 | 1984-12-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61148862A JPS61148862A (ja) | 1986-07-07 |
| JPH0127590B2 true JPH0127590B2 (ja) | 1989-05-30 |
Family
ID=17475451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269661A Granted JPS61148862A (ja) | 1984-12-22 | 1984-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148862A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115985A (ja) * | 1994-10-17 | 1996-05-07 | Nec Corp | 低雑音の半導体集積回路 |
| US6847065B1 (en) * | 2003-04-16 | 2005-01-25 | Raytheon Company | Radiation-hardened transistor fabricated by modified CMOS process |
-
1984
- 1984-12-22 JP JP59269661A patent/JPS61148862A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61148862A (ja) | 1986-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |