JPH01276488A - リフレッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明はダイナミックメモリ（以下Ｄ−ＲＡＭという）
のリフレッシュ制御方式に係り、特に前記Ｄ−ＲＡＭが
中央処理装置（以下ＣＰＵという）以外のデバイスと直
接アクセス可能に構成した、例えば高速プリンタ、ロボ
ット、データ収集器等の制御システムに使用されるＤ−
ＲＡ）Ｉのリフレッシュ制御方式に関する。

「従来の技術」 従来より、高速プリンタその他の制御システムに使用さ
れるメモリには、高集積密度で且つ消費電力の少ないＤ
−ＲＡＭが多く用いられているが、Ｄ−ＲＡＭはゲート
のストレーキャパシティを利用して電荷を蓄積する構成
を採る為に、リーク電流等によって前記電荷が時間とと
もに消失してしまう、この為前記Ｄ−ＲＡＭを組込んだ
制御システムにおいては所定時間内に周期的にクロック
パルスを加えて電荷をおぎなう、いわゆるリフレッシュ
処理が必要になる。

このようなリフレッシュ処理を行う為に、一般にリフレ
ッシュ要求信号を所定時間毎に強制的にリフレッシュ制
御回路に送信し、その制御回路からリフレッシュに必要
なり−ＲＡＭ制御信号をＤ−ＲＡＭ側に送信しリフレッ
シュを行うようにしているが、リフレッシュサイクルは
４〜１８ｉｓｅｃ程度の極めて短い時間間隔で行われ、
而もリフレッシュ要求信号の為のクロック系を通常のア
クセス命令の為のクロック系と別系統で構成している為
に、必然的にメモリアクセスとリフレッシュ動作が競合
し易い。

この為かかる競合が生じた場合はメモリアクセス要求を
ウェイトさせてその間にリフレッシュ動作を行っている
が、かかる処理方法では高速プリンタの制御システムの
ように頻繁にメモリアクセスするシステムにおいては、
必然的にメモリの動作速度の低下を招くという問題を有
していた。

かかる欠点を解消する為に、ＣＰＵがメモリをアクセス
した直後の１マシンサイクルに前記リフレッシュ動作を
行うもの（特開昭５９−８８８９２号、以下第一従来技
術という）、又ＣＰυからのタイミング信号に基づいて
メモリアクセスのタイミングを形成する一方、メモリア
クセスから次のバスサイクルにおけるメモリアクセスま
でのメモリアクセス期間のあき時間を利用してリフレッ
シュを行う様にしたリフレッシュ方式（特開昭６１−２
２２０９号、以下第二従来技術という）、更には、アク
セス命令とリフレッシュ要求信号とは単一のクロック源
を用いて生成せしめるとともに、該生成されるアクセス
命令に所要の空き時間を与え、その空き時間中にリフレ
ッシュ要求信号の割り込みを生ぜしめてリフレッシュを
行うようにしたリフレッシュ方式（特開昭８１−２４２
３９７号、以下第三従来技術という）等が提案されてい
るが、いずれもＣＰＵ等より得られる基準タイミングサ
イクルに基づいてメモリアクセス時期とリフレッシュ時
期を制御し両者の競合が生じるのを極力避けようとした
事を要旨とするものである。

「発明が解決しようとする課題」 しかしながらかかる従来技術はいずれもＤ−ＲＡＭのア
クセスがＣＰＵを経由して又はＣＰＵの制御下に行われ
る事を前提とするものであり、Ｄ−ＲＡＭがＣＰＵ以外
のデバイスと直接アクセスする場合（以下ＯＮアクセス
という）の競合については回避の方法がとられていない
。

従ってページプリンタのように前記Ｄ−ＲＡＭを画像Ｒ
ＡＭとして使用し、該画像ＲＡＭへの画像データの転送
をＣＰｔ１の動作とは独立させて［１ＭＡコントローラ
で行うようにした装置や、又プリントエンジン側の制御
に基づいてＣＰＵと無関係に前記画像ＲＡＭのアクセス
を行うような装置においては前記リフレッシュ制御方式
を採用する事は不可能である。

この為かかる装置において、前記アクセス要求が競合し
た場合には、ＤＭＡ等よりのアクセス要求をウェイトさ
せてその間にリフレッシュ動作を行うよう構成している
が、前記ＩＩＭＡよりのアクセス要求信号を他のデバイ
スの制御信号として利用する場合や、プリントエンジン
側の制御下に基づいて前記アクセス要求信号が発振され
る構成の制御システムにおいては、アクセス要求信号を
ウェイトさせる事が極めて困難であり、従って前記競合
が生じた場合は０Ｍアクセスを優先させ、リフレッシュ
動作は０にアクセス完了後行う必要がある。

しかしながら前記開アクセスはＣＰＵ以外のデバイスと
の間で行われる為に、特別な判断回路を設けねばＣＰＵ
側では前記アクセスが終了した事を判断する事は出来ず
、而もこのような判断手順を踏んだ後にリフレッシュ要
求信号を発振する事は、その分リフレッシュ動作時期が
遅延し、最悪の場合必要とするリフレッシュサイクル時
間を超えて記憶されているメモリ内容が変化してしまう
恐れがある。

本発明はかかる従来技術の欠点に鑑み、Ｅｌ−ＲＡ）！
のアクセスがＣＰＵ以外のデバイスと行われる場合にお
いても該Ｄｌ’ｌアクセスを優先しつつ、且つ所定のリ
フレッシュサイクル時間の間で円滑にリフレッシュ動作
を行う事の出来るリフレッシュ制御方式を提供する事を
目的とする。

「課題を解決する為の手段」 本発明は、かかる技術的課題を達成する為に、ＣＰｕ以
外のデバイスと直接アクセス可能なり−ＲＡＭ、のりフ
レッシュ制御方式において、夫々非同期で周期的に動作
している前記デバイスの聞アクセスサイクルとリフレッ
シュサイクルとを有し、前記囲アクセス要求信号とリフ
レッシュ要求信号が競合した際に０Ｍアクセスを優先し
て実行するとともに、該アクセス中前記リフレッシュ要
求信号をホールドしておき、前記０Ｍアクセス終了後自
動的にリフレッシュ動作が行なわれるようにした事を特
徴とするものである。

ここで「自動的にリフレッシュ動作が行なわれる」とは
、ＣＰＵで前記アクセスが終了した事を判断する事なく
、０Ｍアクセス終了後直ちにリフレッシュ動作が行なわ
れるの意味である。

そして前記リフレッシュ動作終了後リフレッシュ要求信
号のホールドを解除するようにする事により、繰り返し
前記制御を行う事が出来る。

「効果」 かかる技術手段によれば、ＣＰＵ以外のデバイスで、ウ
ェイトさせる事が困難な又は優先度の高いＤＭアクセス
要求信号とリフレッシュ要求信号が競合した際には該０
Ｍアクセスが優先して実行される為に、該アクセスと同
時に又は並行して他のデバイスの制御を行う場合や、プ
リントエンジン側の制御下に基づいて前記要求信号が発
振される構成の制御システムにおいても、処理能力が低
下する事なく円滑に本リフレッシュ制御方式を利用する
事が出来る。

又木技術手段は前記叶アクセスと競合した際に、叶アク
セスを優先して実行するも該アクセス中前記リフレッシ
ュ要求信号をホールドしている為に、０Ｍアクセス終了
とほぼ同時に自動的にリフレッシュ動作を行う事が出来
、 これにより０Ｍアクセスを優先しつつ必要とするリフレ
ッシュサイクル時間の間で円滑にリフレッシュ動作を行
う事が可能となる。

又前記０Ｍアクセス終了後自動的にリフレッシュ動作が
行なわれる事は、ＣＰｕ側で前記アクセスが終了した事
を判断する事なく而もリフレッシュ要求信号を再度発信
させる必要もなく、これにより回路構成の簡単化とＣＰ
ｔ１の負担軽減につながる。

等の種々の著効を有す。

「実施例」 以下、図面を参照して本発明の好適な実施例を例示的に
詳しく説明する。ただしこの実施例に記載されている構
成部品の寸法、材質、形状、その相対配置などは特に特
定的な記載がない限りは、この発明の範囲をそれのみに
限定する趣旨ではなく、単なる説明例に過ぎない。

第１図は本発明の実施例に係るリフレッシュ制御部の回
路構成を示すブロック図である。

図中１１はバッファ、１２はリフレッシュ禁止パルス発
生回路、１３は入力否定インバータ、１４はアンドゲー
ト、１５及び１Ｂはいずれもリフレッシュ終了信号に基
づいてリセットされるフリップフロップである。

次にかかる実施例の作用を第２図のタイムチャート図に
基づいて説明する。

ＣＰＵ以外のデバイスがＤ−ＲＡＭをアクセスする為に
、所定周期サイクルで発振される［ｌ１Ｍアクセス要求
信号ｐｔが、バッファ１１に入力され、バッファより出
力された信号Ｐ１′がリフレッシュ禁止パルス発生回路
１２に入力される。

該発生回路１２内で前記要求信号ＰｉのパルスＩｔ＠ｔ
５とリフレッシュ動作信号のパルス＠ｔｅの和にほぼ等
しいパルス幅ｔ７を有するパルス信号を生成するととも
に、該信号のサイクル間隔をＤＭアクセス要求信号Ｐ１
とその立下がり（終了）時期と一致させ　　。

たりフレッシュ禁止信号Ｐ２を出力させる。そして該発
生回路１２より出力されたリフレッシュ禁止信号Ｐ２は
入力否定インバータ１３により反転Ｐ２’　　されてア
ンドゲート１４に入力される。

一方前記ＤＭアクセス要求信号Ｐ１と非同期で周期的に
発振しているリフレッシュ要求信号Ｐ３はフリップフロ
ップ１５によりホールドＰ３’　された状態で、アント
ゲ−）１４の他の入力端□子に入力される。この際リフ
レッシュ禁止信号Ｐ２は入力否定インバータ１３により
反転Ｐ２’　された状態で、アンドゲート１４に入力さ
れている為に、該禁止信号が非アクティブ（Ｌｏ）の場
合のみリフレッシュ要求用信号Ｐ４がフリー、プフロッ
プ１６に入力され、該フリップフロップ１６よりリフレ
ッシュ動作信号Ｐ５が出力される事になる。そしてリフ
レッシュ動作終了と同時に前記両フリップフロップ１５
．１８にすセット信号ＲＦが送信されて前記各信号Ｐ３
．　Ｐ４のホールド状態が解消され、以下前記動作を繰
り返す。

従ってかかる実施例によれば、リフレッシュ禁止信号Ｐ
２が出されていない状態、言い換えれば叶アクセス要求
信号ＰＩとリフレッシュ要求信号Ｐ３が競合していない
場合は、該リフレッシュ要求信号Ｐ３に基づいてリフレ
ッシュ動作がなされ、又両信号Ｐ１　、Ｐ３が競合した
場合は、反転されたリフレッシュ禁止信号Ｐ２がアント
ゲ−）１４に入力されている為に、リフレッシュ要求信
号Ｐ３はフリップフロップによりホールドされたまま、
アンドゲート１４の入力側に待機し、そしてメモリアク
セスが終了した段階でこれと同期してリフレッシュ禁止
信号Ｐ２がＬａになる為に、アンドゲート１４よりリフ
レッシュ要求用信号Ｐ４が出力され、これにより０Ｍア
クセス終了と同時に自動的にリフレッシュ動作を行う事
が出来る。

第３図は前記リフレッシュ制御部１０を用いたプリント
コントローラの回路構成を示すブロック図で、その構成
を簡単に説明するに、１は所定のプログラムにもとづい
てコントローラシステム全体を制御するＣＰＵ、２はＤ
−ＲＡＭメモリ領域２ａ、２ｂ　＠二つに分割して構成
された画像メモリ装置で、−方のメモリ領域２ａ　、　
２ｂでロＨＡアドレス信号又はリフレッシュ信号とのア
クセスが行われている間、他方の領域をｃｐｕ　ｔによ
ってアクセス可使に構成し、これによりリフレッシュ又
は０Ｍアクセスサイクルと無関係に、ｃｐｕ　ｔと前記
いずれか−のメモリ領域２ａ　、２ｂのアクセスが可能
となる。尚図中９は前記領域指定を行うゲート回路であ
る。

３ａ、３ｂは、ｃｐｕアドレスバスＩＡ、　ＤＭＡアド
レスバス２Ａ、及びリフレッシュアドレスバス３Ａと、
前記一対のメモリ領域２ａ、２ｂとを選択的に接続させ
る為のアドレスセレクタである。

４はリフレッシュアドレスカウンタで、リフレッシュ終
了信号に基づいて順次アドレス更新されたアドレス信号
をバス３Ａを介してアドレスセレクタ３ａ、３ｂ側に入
力させている。５はＤＭＡアドレスカウンタで、ＤＭＡ
コントローラ８よりの信号に基づいて順次アドレス更新
されたアドレス信号をバス２Ａを介してアドレスセレク
タ８ａ、３ｂ（ｌｌに入力させている。

６はリフレッシュタイマで、ＣＰＩＪ　１を介して所定
周期のリフレッシュ要求信号Ｐ３をリフレッシュ制御部
１０に送信する。

かかるコントローラによれば、ＤＭＡコントローラ８よ
り出力されたＩＩＭＡ要求信号と、ＣＰＵｌを介してリ
フレッシュタイマ６よりのリフレッシュ要求信号Ｐ３と
を夫々リフレッシュ制御部１ｏに送信し、該制御部１０
内で前記両要求信号が競合しない場合はそのまま切換回
路７を介してアドレスセレクタ３ａ、３ｂに出力し、又
両要求信号が競合した場合は、ＤＭＡアクセス要求信号
を優先させつつ該ＴＩＭＡとメモリ領域２ａ、２ｂとの
アクセス終了と同時に前記したリフレッシュ用要求信号
を切換回路７を介してアドレスセレクタ３ａ、３ｂに夫
々出力し、該信号に基づいてＣＰＵアドレスバスＩＡ、
　ＤＭＡアドレスバス２Ａ、及びリフレッシュアドレス
バス３Ａに対応するダイナミックメモリ領域２ａ、２ｂ
と接続され、所定のアクセス動作が行われる。

【図面の簡単な説明】

第１図は本発明の実施例に係るリフレッシュ制御部の回
路構成を示すブロック図、第２図はその作用を示すタイ
ムチャート図である。第３図は前記リフレッシュ制御部
を用いたプリントコントローラの回路構成を示すブロッ
ク図である。

Claims (1)

【特許請求の範囲】
1. １）ＣＰＵ以外のデバイスと直接アクセス可能なＤ−Ｒ
   ＡＭのリフレッシュ制御方式において、夫々非同期で周
   期的に発振している前記デバイスのダイレクトメモリア
   クセス要求信号とリフレッシュ要求信号が競合した際に
   ダイレクトメモリアクセス要求を優先して実行するとと
   もに、該アクセス中前記リフレッシュ要求信号をホール
   ドしておき前記ダイレクトメモリアクセス終了後自動的
   にリフレッシュ動作を行なうようにした事を特徴とする
   リフレッシュ制御方式