JPH01276644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01276644A JPH01276644A JP10702788A JP10702788A JPH01276644A JP H01276644 A JPH01276644 A JP H01276644A JP 10702788 A JP10702788 A JP 10702788A JP 10702788 A JP10702788 A JP 10702788A JP H01276644 A JPH01276644 A JP H01276644A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に多層配線構造を有する
半導体装置に関する。
半導体装置に関する。
半導体素子の微細化が進み、それに伴なって配線の多層
化が進んでいる。この配線の多層化は従来のアルミニウ
ム配線等の金属配線のみならず多結晶シリコン配線や、
高融点金属配線、高融点金属硅化物配線等の多層化も同
時に進んでいる。またメモリセル等を有する半導体装置
を縮小するため素子の多層構造化も提案されている。
化が進んでいる。この配線の多層化は従来のアルミニウ
ム配線等の金属配線のみならず多結晶シリコン配線や、
高融点金属配線、高融点金属硅化物配線等の多層化も同
時に進んでいる。またメモリセル等を有する半導体装置
を縮小するため素子の多層構造化も提案されている。
従来の半導体装置の第１の例は、第３図に示すように、
多結晶シリコン層の負荷抵抗を用いたスタティック型Ｍ
ＯＳランダムアクセスメモリセルを有する半導体装置に
おいて、前記メモリセルの寸法を小さくすため高抵抗の
負荷抵抗として抵抗層９，１４を直列接続した２層構造
にする方法が提案されている。
多結晶シリコン層の負荷抵抗を用いたスタティック型Ｍ
ＯＳランダムアクセスメモリセルを有する半導体装置に
おいて、前記メモリセルの寸法を小さくすため高抵抗の
負荷抵抗として抵抗層９，１４を直列接続した２層構造
にする方法が提案されている。
また、従来の半導体装置の第２の例は、第４図に示すよ
うに、下層のＭＯＳトランジスタの上に積層して多結晶
シリコン層による上層のＭＯＳトランジスタを形成し、
メモリセルの寸法を縮小する方法も提案されている。
うに、下層のＭＯＳトランジスタの上に積層して多結晶
シリコン層による上層のＭＯＳトランジスタを形成し、
メモリセルの寸法を縮小する方法も提案されている。
このように、配線や素子の多層化が進むと、眉間絶縁膜
の層数や厚さが増加し、半導体基板中に設けた素子領域
とのコンタクトホールを眉間絶縁膜に設けたときに、コ
ンタクトホールの口径りと高さＨとの比Ｈ／Ｄ （以後
アスペクト比と記す）が大きくなり、コンタクトホール
の配線のカバレージが悪くなり、空洞１９を生じて電極
１８ａが断線することがある。
の層数や厚さが増加し、半導体基板中に設けた素子領域
とのコンタクトホールを眉間絶縁膜に設けたときに、コ
ンタクトホールの口径りと高さＨとの比Ｈ／Ｄ （以後
アスペクト比と記す）が大きくなり、コンタクトホール
の配線のカバレージが悪くなり、空洞１９を生じて電極
１８ａが断線することがある。
上述したように、従来の半導体装置は、配線や素子の多
層化が進むと、眉間絶縁膜が厚くなり、半導体基板に設
けた素子領域のコンタクトホールのアスペクト比が大き
くなり、コンタクトホールのアスペクト比が１以上にな
る場合がある。通常アスペクト比が１以上になるとコン
タクトホールでの配線切れや配線のカバレージの悪化を
招き１．５以上ではコンタクトをとることが困難となり
、製品歩留、信頼性等で問題となる。従来、コンタクト
ホールでの段切れを防ぐため、コンタクトホール上端に
傾斜を設けるテーパー処理を施す方法が提案されている
が、この方法ではコンタクトホールの上端が広がるため
素子の微細化には適さない、また、コンタクトホールに
多結晶シリコン層や金属を堆積した後エッチバック法を
用いて、コンタクトホール内にこれらの堆積層を埋め込
む方法も提案されているが工程が複雑で深さの異なる複
数のコンタクトホールを良好に埋め込むことが難しい等
の欠点がある。
層化が進むと、眉間絶縁膜が厚くなり、半導体基板に設
けた素子領域のコンタクトホールのアスペクト比が大き
くなり、コンタクトホールのアスペクト比が１以上にな
る場合がある。通常アスペクト比が１以上になるとコン
タクトホールでの配線切れや配線のカバレージの悪化を
招き１．５以上ではコンタクトをとることが困難となり
、製品歩留、信頼性等で問題となる。従来、コンタクト
ホールでの段切れを防ぐため、コンタクトホール上端に
傾斜を設けるテーパー処理を施す方法が提案されている
が、この方法ではコンタクトホールの上端が広がるため
素子の微細化には適さない、また、コンタクトホールに
多結晶シリコン層や金属を堆積した後エッチバック法を
用いて、コンタクトホール内にこれらの堆積層を埋め込
む方法も提案されているが工程が複雑で深さの異なる複
数のコンタクトホールを良好に埋め込むことが難しい等
の欠点がある。
本発明の目的は、多層配線を有する半導体装置の眉間絶
縁膜に設けるコンタクトホールの断線を防止して信頼性
を向上させた半導体装置を提供することにある。
縁膜に設けるコンタクトホールの断線を防止して信頼性
を向上させた半導体装置を提供することにある。
本発明の半導体装置は、半導体基板の一主面に設けた素
子領域と、前記素子領域を含む表面に設けた第１の絶縁
膜と、前記素子領域上の前記第１の絶縁膜に設けた第１
のコンタクトホールと、前記第１のコンタクトホールの
前記素子領域と接続して設けた第１の電極と、前記第１
の電極を含む表面に設けた第２の絶縁膜と、前記第１の
電極上の前記第２の絶縁膜に設けた第２のコンタクトホ
ールと、前記第２のコンタクトホールの前記第１の電極
と接続して前記第２のコンタクトホール直上に設けたブ
ロック状の第２の電極と、前記第２の電極を含む表面に
設けた第３の絶縁膜と、前記第２の電極上の前記第３の
絶縁膜に設けた第３のコンタクトホールと、前記第３の
コンタクトホールの前記第２の電極と接続して前記第３
の絶縁膜上に設けた第３の電極とを備えている。
子領域と、前記素子領域を含む表面に設けた第１の絶縁
膜と、前記素子領域上の前記第１の絶縁膜に設けた第１
のコンタクトホールと、前記第１のコンタクトホールの
前記素子領域と接続して設けた第１の電極と、前記第１
の電極を含む表面に設けた第２の絶縁膜と、前記第１の
電極上の前記第２の絶縁膜に設けた第２のコンタクトホ
ールと、前記第２のコンタクトホールの前記第１の電極
と接続して前記第２のコンタクトホール直上に設けたブ
ロック状の第２の電極と、前記第２の電極を含む表面に
設けた第３の絶縁膜と、前記第２の電極上の前記第３の
絶縁膜に設けた第３のコンタクトホールと、前記第３の
コンタクトホールの前記第２の電極と接続して前記第３
の絶縁膜上に設けた第３の電極とを備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
まず、第１図（ａ＞に示すように、ｐ型半導体基板１の
上に選択酸化法により膜厚０，７〜０．８μｍのフィー
ルド酸化膜２を設けて素子形成領域を区画し、熱酸化法
により前記素子形成領域の表面に酸化シリコン膜３を設
ける０次に、酸化シリコン膜３の一部を選択的にエツチ
ングして開口部を設け、前記開口部を含む表面にＣＶＤ
法により多結晶シリコン層を０．４〜０．５Ｂｍの厚さ
に堆積し、これを選択的にエツチングしてゲート電極４
ａおよび前記開口部の前記素子領域に接続するゲート電
極４ｂを形成する０次に、フィールド酸化１ｆｉ２及び
ゲート電極４ａ、４ｂをマスクとして不純物をイオン注
入し深さ０．３〜０．４μｍのｎ型拡散領域５を形成す
る。次に。
上に選択酸化法により膜厚０，７〜０．８μｍのフィー
ルド酸化膜２を設けて素子形成領域を区画し、熱酸化法
により前記素子形成領域の表面に酸化シリコン膜３を設
ける０次に、酸化シリコン膜３の一部を選択的にエツチ
ングして開口部を設け、前記開口部を含む表面にＣＶＤ
法により多結晶シリコン層を０．４〜０．５Ｂｍの厚さ
に堆積し、これを選択的にエツチングしてゲート電極４
ａおよび前記開口部の前記素子領域に接続するゲート電
極４ｂを形成する０次に、フィールド酸化１ｆｉ２及び
ゲート電極４ａ、４ｂをマスクとして不純物をイオン注
入し深さ０．３〜０．４μｍのｎ型拡散領域５を形成す
る。次に。
ＣＶＤ法により全面に膜厚０．１〜０．２μｍの酸化シ
リコン膜６を堆積し、これを選択的にエツチングして第
１のコンタクトホール７を形成する。
リコン膜６を堆積し、これを選択的にエツチングして第
１のコンタクトホール７を形成する。
次に、第１図（ｂ）に示すように、コンタクトホール７
を含む表面にＣＶＤ法により多結晶シリコン層を０．０
５〜０．２μｍの厚さに堆積し、これを選択的にエツチ
ングしてコンタクトホール７のｎ型拡散領域５と接続す
る第１の電極８と、コンタクトホール７のｎ型拡散領域
５及びゲート電極４ｂに共通に接続する第１の抵抗層９
を形成する。次に、ＣＶＤ法により全面に酸化シリコン
膜１０を堆積し、これを選択的にエツチングして電極８
の上のコンタクトホール１１と抵抗層９の上のコンタク
トホール１２をそれぞれ形成する。
を含む表面にＣＶＤ法により多結晶シリコン層を０．０
５〜０．２μｍの厚さに堆積し、これを選択的にエツチ
ングしてコンタクトホール７のｎ型拡散領域５と接続す
る第１の電極８と、コンタクトホール７のｎ型拡散領域
５及びゲート電極４ｂに共通に接続する第１の抵抗層９
を形成する。次に、ＣＶＤ法により全面に酸化シリコン
膜１０を堆積し、これを選択的にエツチングして電極８
の上のコンタクトホール１１と抵抗層９の上のコンタク
トホール１２をそれぞれ形成する。
次に、第１図（ｃ）に示すように、コンタクトホール１
１，１２を含む表面に多結晶シリコン層を０．０５〜０
．２μｍの厚さに堆積し、これを選択的にエツチングし
てコンタクトホール１１の電極８に接続する第２の電極
１３及びコンタクトホール１２の抵抗層９と接続する第
２の抵抗層１４を形成する。次に、全面にホトレジスト
膜１５を設けてパターニングし、ホトレジスト膜１５を
マスクとしてリン又はヒ素をイオン注入し、抵抗Ｎ９の
ｎ型領域９ａ及び抵抗層１４のｎ型領域１４ａをそれぞ
れ形成すると共に、電極８．１３にもｎ型不純物を導入
する。次に、ホトレジスト膜１５を除去し、９００〜１
０００℃のアニールよりｎ型領域９ａ及び電極８からｎ
型拡散領域５に不純物を拡散してｎ型拡散領域５より浅
いｎ１型拡散領域１６を形成する。
１，１２を含む表面に多結晶シリコン層を０．０５〜０
．２μｍの厚さに堆積し、これを選択的にエツチングし
てコンタクトホール１１の電極８に接続する第２の電極
１３及びコンタクトホール１２の抵抗層９と接続する第
２の抵抗層１４を形成する。次に、全面にホトレジスト
膜１５を設けてパターニングし、ホトレジスト膜１５を
マスクとしてリン又はヒ素をイオン注入し、抵抗Ｎ９の
ｎ型領域９ａ及び抵抗層１４のｎ型領域１４ａをそれぞ
れ形成すると共に、電極８．１３にもｎ型不純物を導入
する。次に、ホトレジスト膜１５を除去し、９００〜１
０００℃のアニールよりｎ型領域９ａ及び電極８からｎ
型拡散領域５に不純物を拡散してｎ型拡散領域５より浅
いｎ１型拡散領域１６を形成する。
次に、第１図（ｄ）に未すように、全面に眉間絶縁膜１
７を設け、ｎ型領域１４ａ及び電極１３の上の眉間絶縁
膜１７に第３のコンタクトホールを設ける０次に前記第
３のコンタクトホールを含む表面に金属を堆積し、これ
を選択的にエツチングして前記第３のコンタクトホール
の電極１３及びｎ型領域１４ａと接続する金属電極１８
ａ。
７を設け、ｎ型領域１４ａ及び電極１３の上の眉間絶縁
膜１７に第３のコンタクトホールを設ける０次に前記第
３のコンタクトホールを含む表面に金属を堆積し、これ
を選択的にエツチングして前記第３のコンタクトホール
の電極１３及びｎ型領域１４ａと接続する金属電極１８
ａ。
１８ｂをそれぞれ形成する。
以上説明したように本発明は配線又は素子が多層に形成
された半導体装置において、コンタクト電極の特に半導
体基板上に設けられた従来技術ではアスペクト比が大き
くなるコンタクトの引き出し電極に前記多層に形成され
た配線又は素子を構成する層と同じ層を選択的にエツチ
ングして設けたブロック状電極を積層して設けることに
より、実効的にコンタクトホールのアスペクト比を小さ
くすることができ、素子の微細化が進んでもコンタクト
ホール上端での配線切れや、配線のカバレージの悪化を
無くすことができるという効果がある。第２図は本発明
を用いて製造したテストチップの配線の良品率を従来法
と比較した例で、コンタクト径りが０．８μｍ、段差Ｈ
が１．２μｍ、アスペクト比１．５の場合のデータを示
す。また、不純物を導入した多結晶シリコン層や高融点
金属シリサイド層を、本発明の第１の電極および第２の
電極に適用すればこの不純物を半導体基板に拡散し、浅
い拡散領域を形成することができる。第３図は本発明で
形成した浅い拡散領域を従来のイオン注入法で形成した
ものと比較した例であり、接合深さを約半分にすること
ができる。
された半導体装置において、コンタクト電極の特に半導
体基板上に設けられた従来技術ではアスペクト比が大き
くなるコンタクトの引き出し電極に前記多層に形成され
た配線又は素子を構成する層と同じ層を選択的にエツチ
ングして設けたブロック状電極を積層して設けることに
より、実効的にコンタクトホールのアスペクト比を小さ
くすることができ、素子の微細化が進んでもコンタクト
ホール上端での配線切れや、配線のカバレージの悪化を
無くすことができるという効果がある。第２図は本発明
を用いて製造したテストチップの配線の良品率を従来法
と比較した例で、コンタクト径りが０．８μｍ、段差Ｈ
が１．２μｍ、アスペクト比１．５の場合のデータを示
す。また、不純物を導入した多結晶シリコン層や高融点
金属シリサイド層を、本発明の第１の電極および第２の
電極に適用すればこの不純物を半導体基板に拡散し、浅
い拡散領域を形成することができる。第３図は本発明で
形成した浅い拡散領域を従来のイオン注入法で形成した
ものと比較した例であり、接合深さを約半分にすること
ができる。
第１図（ａ）〜（ｄ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図、
第２図は本発明を用いて製造したテストチップの配線の
良品率を示す図、第３図及び第４図は従来の半導体装置
の第１及び第２の例を説明するための半導体チップの断
面図である。 １・・・ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・酸化シリコン膜、４ａ、４ｂ・・・ゲート電極
、５・・・ｎ型拡散領域、６・・・酸化シリコン膜、７
・・・コタクトホール、８・・・電極、９・・・抵抗層
、９ａ・・・ｎ型領域、１０・・・酸化シリコン膜、１
１．１２・・・コンタクトホール、１３・・・電極、１
４・・・抵抗層、１４ａ・・・ｎ型領域、１５・・・ホ
トレジスト膜、１６・・・ｎ＋型拡散領域、１７・・・
層間絶縁膜、１８ａ。 １８ｂ・・・金属電極、１９・・・空洞。
説明するための工程順に示した半導体チップの断面図、
第２図は本発明を用いて製造したテストチップの配線の
良品率を示す図、第３図及び第４図は従来の半導体装置
の第１及び第２の例を説明するための半導体チップの断
面図である。 １・・・ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・酸化シリコン膜、４ａ、４ｂ・・・ゲート電極
、５・・・ｎ型拡散領域、６・・・酸化シリコン膜、７
・・・コタクトホール、８・・・電極、９・・・抵抗層
、９ａ・・・ｎ型領域、１０・・・酸化シリコン膜、１
１．１２・・・コンタクトホール、１３・・・電極、１
４・・・抵抗層、１４ａ・・・ｎ型領域、１５・・・ホ
トレジスト膜、１６・・・ｎ＋型拡散領域、１７・・・
層間絶縁膜、１８ａ。 １８ｂ・・・金属電極、１９・・・空洞。
Claims (1)
- 半導体基板の一主面に設けた素子領域と、前記素子領
域を含む表面に設けた第１の絶縁膜と、前記素子領域上
の前記第１の絶縁膜に設けた第１のコンタクトホールと
、前記第１のコンタクトホールの前記素子領域と接続し
て設けた第１の電極と、前記第１の電極を含む表面に設
けた第２の絶縁膜と、前記第１の電極上の前記第２の絶
縁膜に設けた第２のコンタクトホールと、前記第２のコ
ンタクトホールの前記第１の電極と接続して前記第２の
コンタクトホール直上に設けたブロック状の第２の電極
と、前記第２の電極を含む表面に設けた第３の絶縁膜と
、前記第２の電極上の前記第３の絶縁膜に設けた第３の
コンタクトホールと、前記第３のコンタクトホールの前
記第２の電極と接続して前記第３の絶縁膜上に設けた第
３の電極とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107027A JP2536050B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107027A JP2536050B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276644A true JPH01276644A (ja) | 1989-11-07 |
| JP2536050B2 JP2536050B2 (ja) | 1996-09-18 |
Family
ID=14448662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107027A Expired - Lifetime JP2536050B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536050B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057952A (ja) * | 1983-09-09 | 1985-04-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61212042A (ja) * | 1985-03-15 | 1986-09-20 | Yokogawa Hewlett Packard Ltd | 半導体素子製造方法 |
| JPS6273652A (ja) * | 1985-09-26 | 1987-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6340343A (ja) * | 1986-08-05 | 1988-02-20 | Fujitsu Ltd | 三次元半導体装置及びその製造方法 |
| JPS6377138A (ja) * | 1986-09-20 | 1988-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-04-27 JP JP63107027A patent/JP2536050B2/ja not_active Expired - Lifetime
Patent Citations (5)
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| JPS6057952A (ja) * | 1983-09-09 | 1985-04-03 | Toshiba Corp | 半導体装置の製造方法 |
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| JPS6273652A (ja) * | 1985-09-26 | 1987-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6340343A (ja) * | 1986-08-05 | 1988-02-20 | Fujitsu Ltd | 三次元半導体装置及びその製造方法 |
| JPS6377138A (ja) * | 1986-09-20 | 1988-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2536050B2 (ja) | 1996-09-18 |
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