JPH01276757A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH01276757A JPH01276757A JP63105721A JP10572188A JPH01276757A JP H01276757 A JPH01276757 A JP H01276757A JP 63105721 A JP63105721 A JP 63105721A JP 10572188 A JP10572188 A JP 10572188A JP H01276757 A JPH01276757 A JP H01276757A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- transistor
- gate
- effective channel
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ＭＯ８凰トランジスタの閾値電圧に対応して
情報を記憶する半導体記憶装置の製造方法に関し、 受注から納入までの期間は、出来るだけ短期間とするこ
とを目的とし、 メモリセルとなる複数のＭＯＳトランジスタのゲート電
極を形成する工程と、 次いで情報の１″、″′Ｏ″の一方を記憶するＭＯＳト
ランジスタのゲート電極のみをマスクする工程と、 マスクされたゲート電極及びマスクされていないゲート
電極上からソース、ドレイン領域を形成するための不純
物を導入し、記憶すべき情報に応じて２穐類の実効チャ
ネル長を有するＭＯＳトランジスタを形成する工程を含
んで構成する。
情報を記憶する半導体記憶装置の製造方法に関し、 受注から納入までの期間は、出来るだけ短期間とするこ
とを目的とし、 メモリセルとなる複数のＭＯＳトランジスタのゲート電
極を形成する工程と、 次いで情報の１″、″′Ｏ″の一方を記憶するＭＯＳト
ランジスタのゲート電極のみをマスクする工程と、 マスクされたゲート電極及びマスクされていないゲート
電極上からソース、ドレイン領域を形成するための不純
物を導入し、記憶すべき情報に応じて２穐類の実効チャ
ネル長を有するＭＯＳトランジスタを形成する工程を含
んで構成する。
本発明は、ＭＯ８型トラ／ジスタの閾値電圧に対応して
情報を記憶する半導体記憶装置及びその製造方法に関す
る。
情報を記憶する半導体記憶装置及びその製造方法に関す
る。
半導体記憶装置の１つであるマスクＲＯＭはプロセス中
にユーザーの記憶情報（ＲＯＭデータ）をメモリ素子に
マスクを用いて書き込むもので、受注から納入までの期
間は、出来るだけ短期間であることが要求されている。
にユーザーの記憶情報（ＲＯＭデータ）をメモリ素子に
マスクを用いて書き込むもので、受注から納入までの期
間は、出来るだけ短期間であることが要求されている。
このため、プロセス側としてはＲＯＭデータ書込み工程
をできるだけ後ろに位置させ、プロセスアウトまでの日
数を減らす必要がある。
をできるだけ後ろに位置させ、プロセスアウトまでの日
数を減らす必要がある。
第６図はＮＡＮＤ型ＭＡＳＫＲＯＭの等価回路図であり
、ＥはエンハンスメントＷＭＯ８トランジスタ、Ｄはチ
ップレッション型ＭＯ８トランジスタであり、情報の１
１″ ＋＋＋ ０＊に対応している。
、ＥはエンハンスメントＷＭＯ８トランジスタ、Ｄはチ
ップレッション型ＭＯ８トランジスタであり、情報の１
１″ ＋＋＋ ０＊に対応している。
第７図は従来例の平面図、第８図は第７図のＹ−Ｙ’断
面図であシ、２はゲート絶縁膜、４はゲート電極、６は
ソース／ドレイン領域、９は不純物拡散領域、ｌＯは開
口、１１はレジストである。
面図であシ、２はゲート絶縁膜、４はゲート電極、６は
ソース／ドレイン領域、９は不純物拡散領域、ｌＯは開
口、１１はレジストである。
従来、第６図の如きＮＡＮＤ型セルのマスクＲＯＭにお
いて、ＲＯＭデータの書き込みは、メモリセルトランジ
スタをエンハンスメント型にするか、デプレッシ璽ン型
にするかで行っており、エンハンスメント型及びデプレ
ッシ冒ン型トランジスタにするかは、ゲート電極４の形
成前にマスクを用いたイオン注入方法で決めていた。つ
まシ第７図（平面図）及び第８図（断面図）の様にゲー
ト電極４の形成前にデプレッシ冒ン型トランジスタを形
成したいセル部のみ開口１０を設けたフォトレジス）１
１を用い、イオン注入にて不純物拡散領域９を形成して
しきい値電圧を下げ、デプレッシ■ントランジスタとな
るようにし、その後ゲート電極４を形成する。
いて、ＲＯＭデータの書き込みは、メモリセルトランジ
スタをエンハンスメント型にするか、デプレッシ璽ン型
にするかで行っており、エンハンスメント型及びデプレ
ッシ冒ン型トランジスタにするかは、ゲート電極４の形
成前にマスクを用いたイオン注入方法で決めていた。つ
まシ第７図（平面図）及び第８図（断面図）の様にゲー
ト電極４の形成前にデプレッシ冒ン型トランジスタを形
成したいセル部のみ開口１０を設けたフォトレジス）１
１を用い、イオン注入にて不純物拡散領域９を形成して
しきい値電圧を下げ、デプレッシ■ントランジスタとな
るようにし、その後ゲート電極４を形成する。
ところが、この従来方法だと書き込み工程は介のＧａｔ
ｅを形成する前になってしまう。
ｅを形成する前になってしまう。
従って、従来の方法では納期までの期間が短い場合には
受注出きないといった問題を生じていた。
受注出きないといった問題を生じていた。
又、従来の方法ではイオン注入によりデプレ、ジョント
ランジスタを形成していたため、イオン注入後の熱処理
による横拡散によシ、デプレッシ四ントランジスタに隣
接するエンハンスメントトランジスタへのチャネル下に
影響を与えぬように隣接する素子間を広くとる必要があ
った。またゲート形成前にプログラム層にてデプレッシ
曹ン領域をつくるため、ゲート電極と、プログラム層は
間接位置合わせＫなる為、位置ズレを考慮してプログラ
ム層の開孔面積はゲート長×ゲート幅の面積よりも位置
ズレ部を大舞めに開孔する必要があった。この横拡散と
位置ズレとの考慮によりゲート電極間のスペックが拘束
されていた。
ランジスタを形成していたため、イオン注入後の熱処理
による横拡散によシ、デプレッシ四ントランジスタに隣
接するエンハンスメントトランジスタへのチャネル下に
影響を与えぬように隣接する素子間を広くとる必要があ
った。またゲート形成前にプログラム層にてデプレッシ
曹ン領域をつくるため、ゲート電極と、プログラム層は
間接位置合わせＫなる為、位置ズレを考慮してプログラ
ム層の開孔面積はゲート長×ゲート幅の面積よりも位置
ズレ部を大舞めに開孔する必要があった。この横拡散と
位置ズレとの考慮によりゲート電極間のスペックが拘束
されていた。
従って、本発明はマスクＲＯＭデータ書込み工程をでき
るだけ後ろに位置させ、プロセスアウトまでの日数を減
らすことを課題とする。更に本発明はプログラム層がゲ
ート電極に直接位置合わせでき、横拡散の影響を考慮す
る必要がない方法を提供することを課題とする。
るだけ後ろに位置させ、プロセスアウトまでの日数を減
らすことを課題とする。更に本発明はプログラム層がゲ
ート電極に直接位置合わせでき、横拡散の影響を考慮す
る必要がない方法を提供することを課題とする。
前記課題は、メモリセルとなる複数のＭＯＳ トランジ
スタのゲート電極を形成する工程と、次いで情報のｌ１
１Ｍ 、 ｗＯ”の一方を記憶するＭＯＳ トランジス
タのゲート電極のみをマスクする工程と、マスクされた
ゲート電極及びマスクされていないゲー）！極上からノ
ース、ドレイン領域を形成するための不純物を導入し、
記憶すべき情報に応じてＺｆｌ類の実効チャネル長を有
するＭＯＳトランジスタを形成する工程を含むことを特
徴とする半導体記憶装置の製造方法によって解決される
。
スタのゲート電極を形成する工程と、次いで情報のｌ１
１Ｍ 、 ｗＯ”の一方を記憶するＭＯＳ トランジス
タのゲート電極のみをマスクする工程と、マスクされた
ゲート電極及びマスクされていないゲー）！極上からノ
ース、ドレイン領域を形成するための不純物を導入し、
記憶すべき情報に応じてＺｆｌ類の実効チャネル長を有
するＭＯＳトランジスタを形成する工程を含むことを特
徴とする半導体記憶装置の製造方法によって解決される
。
第３図（ａ）〜（ｆ）は、本発明の原理説明図であ抄、
１は半導体基板、２はゲート絶縁膜、３はポリシリコン
膜、４はゲート電極、５はレジスト、６はソース／ドレ
イン領域、７はＣＶＤ５Ｓｌｏｔ膜、８はＰＳＧ膜であ
る。
１は半導体基板、２はゲート絶縁膜、３はポリシリコン
膜、４はゲート電極、５はレジスト、６はソース／ドレ
イン領域、７はＣＶＤ５Ｓｌｏｔ膜、８はＰＳＧ膜であ
る。
本発明では、エンハンスメント型トランジスタのＢ＋に
よるチャネルドーズ（ａ）後、Ｐｏ１ｙｓｉ膜３をゲー
ト絶縁膜２上に成長しくｂ）、ゲート電極４Ｋかかる電
圧で完全にソース拳ドレイン間の電気的突き抜け（パン
チ・スルー）が起こりうる実効チャネル長りになる様に
ポリシリコン膜３をパターニング［７てゲート電極４と
する（Ｃ）。そしてノース／ドレイン６形成のためのイ
オン注入を行う時、エンハンスメント型トランジスタＥ
にしたい部分のセルのゲート電極にレジスト５が残る様
々マスク（ｄ）を用いＡｓ＋のイオン注入をする（ｅ）
。すると、レジスト５のないトランジスタＤはデプレッ
ション型トランジスタになりレジストを残した部分のセ
ルのトランジスタはレジストの＠Ｍで実効チャネル長が
長くなるのでエンハンスメント型トランジスタＥＫなる
。
よるチャネルドーズ（ａ）後、Ｐｏ１ｙｓｉ膜３をゲー
ト絶縁膜２上に成長しくｂ）、ゲート電極４Ｋかかる電
圧で完全にソース拳ドレイン間の電気的突き抜け（パン
チ・スルー）が起こりうる実効チャネル長りになる様に
ポリシリコン膜３をパターニング［７てゲート電極４と
する（Ｃ）。そしてノース／ドレイン６形成のためのイ
オン注入を行う時、エンハンスメント型トランジスタＥ
にしたい部分のセルのゲート電極にレジスト５が残る様
々マスク（ｄ）を用いＡｓ＋のイオン注入をする（ｅ）
。すると、レジスト５のないトランジスタＤはデプレッ
ション型トランジスタになりレジストを残した部分のセ
ルのトランジスタはレジストの＠Ｍで実効チャネル長が
長くなるのでエンハンスメント型トランジスタＥＫなる
。
次いで、ＣＶＤｅＳｉＯｔ膜７、ＰＳＧ膜８等のバッジ
ページロン膜を形成する（ｆ）。
ページロン膜を形成する（ｆ）。
第２図は本発明の実施例を示す平面図であり、第３図は
第２図のｘ−ｘ’平面図である０図中、第１図と同一符
号は同一部位を示す。
第２図のｘ−ｘ’平面図である０図中、第１図と同一符
号は同一部位を示す。
第６図の回路図に基づいてエンハンスメント型トランジ
スタとデプレッシッン型トランジスタを形成するため、
本発明では実効チャネル長の異なる短・長２種のトラン
ジスタを用いる。すなわち、エンハンスメント型トラン
ジスタＥにすべき素子は実効チャネル長の長いトランジ
スタを形成し、デプレッシ菅ン型トランジスタＤにすべ
き素子は実効チャネル長の短いトランジスタを形成する
。
スタとデプレッシッン型トランジスタを形成するため、
本発明では実効チャネル長の異なる短・長２種のトラン
ジスタを用いる。すなわち、エンハンスメント型トラン
ジスタＥにすべき素子は実効チャネル長の長いトランジ
スタを形成し、デプレッシ菅ン型トランジスタＤにすべ
き素子は実効チャネル長の短いトランジスタを形成する
。
本発明では、設計上のゲート長を短いチャネル長のトラ
ンジスタに合わせ設定し、実効チャネル長を艮くする場
合は、長くしたいセルのみ第２図に示すようにレジスト
５等でゲート電極４を覆いゲート長を補う。この状態で
イオン注入によりソース・ドレインの拡散層６を形成す
ると、短・長２種の実効チャネル長のトランジスタＥ、
Ｄが同時に形成できる。短い実効チャネル長のトランジ
スタをデプレッション型トランジスタとするためにはゲ
ート長はパンチスルーを起こすような長さに設計してお
かねばならない。また、長い実効チャネル長のトランジ
スタをエンハンスメント型トランジスタとする為にはゲ
ート上を覆うレジスト等の幅で実効チャネル長が決まる
のでパンチスルーを防げるような幅にレジストなどの幅
を設定しなくてはならない。
ンジスタに合わせ設定し、実効チャネル長を艮くする場
合は、長くしたいセルのみ第２図に示すようにレジスト
５等でゲート電極４を覆いゲート長を補う。この状態で
イオン注入によりソース・ドレインの拡散層６を形成す
ると、短・長２種の実効チャネル長のトランジスタＥ、
Ｄが同時に形成できる。短い実効チャネル長のトランジ
スタをデプレッション型トランジスタとするためにはゲ
ート長はパンチスルーを起こすような長さに設計してお
かねばならない。また、長い実効チャネル長のトランジ
スタをエンハンスメント型トランジスタとする為にはゲ
ート上を覆うレジスト等の幅で実効チャネル長が決まる
のでパンチスルーを防げるような幅にレジストなどの幅
を設定しなくてはならない。
トランジスタ形成プロセスとしてまずゲート酸化膜２形
成後、ポリシリコン又はシリサイド膜を形成しゲート電
極パターン４をフォトエツチング等により形成する。そ
の後、エンハンスメント型トランジスタＥＫすべき素子
のゲート上にマスクを用いてフォトレジスト５を残す。
成後、ポリシリコン又はシリサイド膜を形成しゲート電
極パターン４をフォトエツチング等により形成する。そ
の後、エンハンスメント型トランジスタＥＫすべき素子
のゲート上にマスクを用いてフォトレジスト５を残す。
との状態でソース・ドレイン形成のため、イオン注入を
行う。ゲート電極パターンを７オトレジストでパターニ
ングした場合はこの後除去するが、絶縁膜などを用いて
形成した場合は段差による配線層の断線などが問題にな
らないならば残してもかまわない。
行う。ゲート電極パターンを７オトレジストでパターニ
ングした場合はこの後除去するが、絶縁膜などを用いて
形成した場合は段差による配線層の断線などが問題にな
らないならば残してもかまわない。
ゲート電極パターン４は、同じワード線上のセルどうし
はパターン的につながっても問題にならないが、ビット
線上の隣接するセルどうしは、パターン的につながると
、その２つのセル間の砿散層領域が形成できないので必
ず分能しなければならない。
はパターン的につながっても問題にならないが、ビット
線上の隣接するセルどうしは、パターン的につながると
、その２つのセル間の砿散層領域が形成できないので必
ず分能しなければならない。
この様にして形成した短い実効チャネル長のトランジス
タＤは、ゲート電圧Ｏｖでもドレインに電圧がかかると
パンチスルーによりソース・ドレイン間に電流が流れる
ため通常、ＯＮ状態となる。
タＤは、ゲート電圧Ｏｖでもドレインに電圧がかかると
パンチスルーによりソース・ドレイン間に電流が流れる
ため通常、ＯＮ状態となる。
長い実効チャネル長のトランジスタはゲート電圧Ｏｖで
はソース拳ドレイン間に電流は流れず、ゲート電圧が印
加された場合のみソース・ドレイン間に電流が流れるた
め通常オフ状態となっている。
はソース拳ドレイン間に電流は流れず、ゲート電圧が印
加された場合のみソース・ドレイン間に電流が流れるた
め通常オフ状態となっている。
ドレインの拡散層がビット線に接続していて、ゲートが
ワード線に接続しているとすると、ビット線Ｈレベルと
ワード線Ｌレベルで選択された場合長い実効チャネル長
のトランジスタＥはトランジスタがオンせずビット＃ｉ
！電位は下がらないため情報′″１”が記憶できる。又
、短い実効チャネル長のトランジスタは、トランジスタ
がオンし、ビット線電位が下がり情報″″０”が記憶で
きる。この様に実効チャネル長の違いで１ｍと＠θ″を
区別して記憶することができる。
ワード線に接続しているとすると、ビット線Ｈレベルと
ワード線Ｌレベルで選択された場合長い実効チャネル長
のトランジスタＥはトランジスタがオンせずビット＃ｉ
！電位は下がらないため情報′″１”が記憶できる。又
、短い実効チャネル長のトランジスタは、トランジスタ
がオンし、ビット線電位が下がり情報″″０”が記憶で
きる。この様に実効チャネル長の違いで１ｍと＠θ″を
区別して記憶することができる。
尚、マスクとするレジスト、ゲート電極のｌ［（チャネ
ル長方向の長さは位置ずれを考慮して次の様に決めるの
が好しいｏ第４図はレジストの位置ずれがない場合を示
す断面図、第５図はレジストの位置ずれがある場合を示
す断面図である。
ル長方向の長さは位置ずれを考慮して次の様に決めるの
が好しいｏ第４図はレジストの位置ずれがない場合を示
す断面図、第５図はレジストの位置ずれがある場合を示
す断面図である。
ゲート電極幅のコントロールを考、ｔ、エツチング形状
が良く、＠管理の可能な最小の幅にｐｏｌｙｓｉゲート
を形成する。レジストとゲートの間隔（かぶり片側）の
値Ｘはソース・ドレインのゲート下もぐり込み長（横拡
散長）：ｙ１最大位置ズレ値：２を決める。
が良く、＠管理の可能な最小の幅にｐｏｌｙｓｉゲート
を形成する。レジストとゲートの間隔（かぶり片側）の
値Ｘはソース・ドレインのゲート下もぐり込み長（横拡
散長）：ｙ１最大位置ズレ値：２を決める。
最大片側ｙμずれた場合にオフセットトランジスタにな
らない様にする為には Ｘ＋Ｚ≦ｙ を、漕たさねばならない。
らない様にする為には Ｘ＋Ｚ≦ｙ を、漕たさねばならない。
〔発明の効果〕・
以上説明した様に、本発明によればゲート電極形成後に
エンハンスメント型とデプレッシ曹ン型を識別するプロ
グラム層を位置づけられる。これは、従来の方法、つま
り第７図（平面図）及び第８図（断面図）の様にゲート
形成前にクロメ２ムを行なう方法に対して、プログラム
位置が本発明の方が後になるためターン・アラウンド書
タイムが縮少するという効果を奏す。
エンハンスメント型とデプレッシ曹ン型を識別するプロ
グラム層を位置づけられる。これは、従来の方法、つま
り第７図（平面図）及び第８図（断面図）の様にゲート
形成前にクロメ２ムを行なう方法に対して、プログラム
位置が本発明の方が後になるためターン・アラウンド書
タイムが縮少するという効果を奏す。
又、従来の方法ではイオン注入によりデプレノシ書ント
ランジスタを形成していたため、イオン注入後の熱処理
による横拡散により、デプレｙシ１ントランジスタに隣
接する二ンノ１ンスメントトランジスタへのチャネル下
に影響を与えぬ様に隣接する素子間を広くとる必要があ
った。またＧａｔｅ形成前にプログラム層にてデプレッ
シ四ン領域をつくるためＧａｔｅ電極と、プログラム層
は間接位置合わせになる為、位置ズレを考慮してプログ
ラム層の開孔面積はＧａｔｅ長Ｘ Ｇａｔｅ幅の面積よ
りも位置ズレ部大きめに開孔する必要があった。
ランジスタを形成していたため、イオン注入後の熱処理
による横拡散により、デプレｙシ１ントランジスタに隣
接する二ンノ１ンスメントトランジスタへのチャネル下
に影響を与えぬ様に隣接する素子間を広くとる必要があ
った。またＧａｔｅ形成前にプログラム層にてデプレッ
シ四ン領域をつくるためＧａｔｅ電極と、プログラム層
は間接位置合わせになる為、位置ズレを考慮してプログ
ラム層の開孔面積はＧａｔｅ長Ｘ Ｇａｔｅ幅の面積よ
りも位置ズレ部大きめに開孔する必要があった。
この横拡散と位置ズレ考慮によシゲート電極間のスペッ
クが制限されていたが、本発明法ではプログラム層はゲ
ート電極に直接位置合わせでき、又、イオン注入層でな
いため横拡散の影響は考慮する必要がないので、集積化
に寄与するところが大きい。
クが制限されていたが、本発明法ではプログラム層はゲ
ート電極に直接位置合わせでき、又、イオン注入層でな
いため横拡散の影響は考慮する必要がないので、集積化
に寄与するところが大きい。
Ｍ１図は本発明の原理説明図であり、（ａ）〜（ｆ）は
それぞれ断面図、 第２図は本発明の一実施例を示す平面図、坑３図はｗＬ
２図のＸ−Ｘ’断面図、 ｔ４４図はレジストの位置ずれかない場合を示す断面図
、 第５図はレジストの位置ずれがある場合を示す断面図、 第６図はＮＡＮＤ型ＭＡＳＫ ＲＯＭの等価回路図、第
７図は従来例の平面図、 第８図は第７図のＹ−Ｙ’断面図である。 １；半導体基板、 ２；ゲート絶縁膜、 ３；ポリシリコン膜、 ４；ゲート電極、 ５；レジスト膜、 ６；ソース／ドレイン領域、 ７ ； ＣＶＤ＠ＳｉＯ＊膜、 ８；ＰＳＧ膜。 不弛明の厘、捏１克明図 ￥ １０ Ｖ−２図 弔２図のｘ−ｇ’断面図 第 ３ 図 ＮＡＮＤ型ＭＡｓＫＲｏＭノ等１凸回路図１６ 閏
それぞれ断面図、 第２図は本発明の一実施例を示す平面図、坑３図はｗＬ
２図のＸ−Ｘ’断面図、 ｔ４４図はレジストの位置ずれかない場合を示す断面図
、 第５図はレジストの位置ずれがある場合を示す断面図、 第６図はＮＡＮＤ型ＭＡＳＫ ＲＯＭの等価回路図、第
７図は従来例の平面図、 第８図は第７図のＹ−Ｙ’断面図である。 １；半導体基板、 ２；ゲート絶縁膜、 ３；ポリシリコン膜、 ４；ゲート電極、 ５；レジスト膜、 ６；ソース／ドレイン領域、 ７ ； ＣＶＤ＠ＳｉＯ＊膜、 ８；ＰＳＧ膜。 不弛明の厘、捏１克明図 ￥ １０ Ｖ−２図 弔２図のｘ−ｇ’断面図 第 ３ 図 ＮＡＮＤ型ＭＡｓＫＲｏＭノ等１凸回路図１６ 閏
Claims (1)
- 【特許請求の範囲】 メモリセルとなる複数のＭＯＳトランジスタのゲート電
極を形成する工程と、 次いで情報の“１”、“０”の一方を記憶するＭＯＳト
ランジスタのゲート電極のみをマスクする工程と、 マスクされたゲート電極及びマスクされていないゲート
電極上からソース、ドレイン領域を形成するための不純
物を導入し、記憶すべき情報に応じて２種類の実効チャ
ネル長を有するＭＯＳトランジスタを形成する工程を含
むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105721A JPH01276757A (ja) | 1988-04-28 | 1988-04-28 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105721A JPH01276757A (ja) | 1988-04-28 | 1988-04-28 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276757A true JPH01276757A (ja) | 1989-11-07 |
Family
ID=14415192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63105721A Pending JPH01276757A (ja) | 1988-04-28 | 1988-04-28 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218328A (ja) * | 1991-10-29 | 1993-08-27 | Samsung Electron Co Ltd | Ｎａｎｄ型マスクｒｏｍ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170051A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | Ｒｏｍを有する半導体装置の製造方法 |
| JPS59124158A (ja) * | 1982-12-29 | 1984-07-18 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｆｅｔメモリ素子の形成方法 |
| JPS59224168A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | Ｒｏｍの製造方法 |
| JPS62194662A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1988
- 1988-04-28 JP JP63105721A patent/JPH01276757A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| JPH05218328A (ja) * | 1991-10-29 | 1993-08-27 | Samsung Electron Co Ltd | Ｎａｎｄ型マスクｒｏｍ |
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