JPS6074455A - マスタスライス集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明はマスタスライス集積回路、特に１つのダート回
路がスイッチング部と電流源とから構成される、例えば
ＥＣＬ（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ
）ダートより構成されるマスクスライス集積回路に関す
る。

技術の背景 マスタヌライス方式の半導体装置は少量多品種の集積回
路を効率良く実現するため、一般に、拡散工程までは各
品種に共通々マスク・（ターンを設計し共通なプロセス
で処（造した後、各品種ごとの論理にもとづいた配置ｌ
ｉ！！パターンで基本セル内及び複数の基本セル間配線
を行う。一般に−ヒＭ］−：の配線設計は、数千培土も
の基本セル間を配線するので複雑になること、配線領域
が限定されているので位置的制限を考慮した上で配線長
を最小にすること、局部的々配線不能領域を生じさせな
いことなどが課せられている。

従来技術と問題点 第１図に従来のマスクスライス隼槓１【コ１路の半導体
チップ１′の概略的な平面図を示す。かかる従来のマス
クスライス集積回路は、ケ゛−ト回路を４’：’Ｉ　Ｉ
ｊｙする素子を有する基本セル２２′が複数個アレイ状
に配列された基本セルアレイ２０′と、その周囲に配置
され、外部とのインタフェースとして働らく■んセル２
１′群とから構成されている。また半導体テッゾ１′の
周縁部には複数のポンプイングツぐラド１０′が設けら
れている。マスクスライス集積回路に於いては、基本セ
ル２２′内及び基本セル２２′間、基本セル２２′・Ｉ
１０セル２１′間の配線を変更することによって所望の
論理回路を短期間で実現できる。

従来、論理回路を４１′Ｉ￥成するための基本セル２２
′は斂臣〜数千個配置されるため基本セル２２′からは
低消費型カケ“−トが４１１１成され、一方１．１０セ
ル２１′は外部回路をドライブしなければならないので
ドライブ能力の高い高消費市カケ゛−トが構成される様
に素子が配置されている。

前記基本セル２２′からｔま、例えば第２図に示すダー
ト回路が構成される。このケ゛−ト回路２２′は２人力
ＳＩＩ　Ｉ　Ｓ　Ｉ２　、出力８０．のエミッタ結合論
理回路（す下ｇｅｔ、と略す）である。Ｑ１〜Ｑ４はト
ランジスタＰＷＲ’ｌ’　−ｐｗｇ３　は電流源、Ｒは
抵抗器、■ｒｅｆは基準電圧、ＶＣｓｌｌ″ｔバイアス
′１ｔ、　ｃ、Ｖｏｃ、ｖｌｉ、Ｐ、は電源電圧を示し
、本図の場合２人力オアク・３−トが構成されている。

２へ３図は第２図に図示の回路を半漕体テップ１′上で
実現Ｌ、た焦合の素子配■Ｃ１及び配線（斜靜１０を示
す図である。尚、第３図に於いて第２図と同一番号は同
一部位を示す。またｅ１１社配線ナヤネルし騒ッ 領域を示し、この領域基本セル間を］７わ；−ｉる配置
が配ｊ’？される。

第４図１′Ｊｒ、第１図に示した？７Ｌ来のマスクスラ
イスて、スイッチングスピードの高速化や出力ドライブ
能力の増大を図るためには′１１月ノ１１°源ＰＷｌゼ
、の山随容量大きくしたり、重加、源ｐｗｆ２　を構成
する１１１：　Ｊｌ（’。

の値を変更する必要があるが、第３図に示・ｉ−４ｉ１
ｔに従来の基本セル２２’＆、−１低消費電力ゲ゛−１
−専用に名素子が１フイアウトされでおり、基本セルア
レーｆ２０′内に於いてドライズグート数に応じた品出
カドライブ能力のケ゛、−１・や、より冒速のケ゛−ト
が必要になった。場合には対処することができず設Ｈ１
の自由度を欠いていた。

すなわち従来の構成に於いて、より高速のＪｉ：ＣＴ。

ダートを構成しようとした場合には他の基本セルの電流
源を流用することが考えられるが、υ下の理由により非
常に困難である。例えば第３図に於いて、基本セル２２
′の電流源ＰＷＲ’、を他の基本セルへ流用した場合、
トランジスタＱ。のコレクタから配線を引出すことにな
るが、同図から明らかな様に、従来はＥＣＬゲートを構
成するスイッチング部分と霜、流源の部分とを含めた素
子品位としているため、各トランジスタは可能な限υ近
接して配置されておシ、トランジスタＱｏのコレクタＣ
から基本セル２２′外に配線を引出すのは円錐であり、
もり、引出せたとしても隣接する基本セル内の配線や配
線チャネルＣＨに信号を引出すだめの配線などによって
さえぎられてしまい、所望の基本セルまで配線を導びく
のは不可能である。これを可能にするためには基本セル
２２′内の各トランジスタの配置間隔を大きくすればよ
いが、これでは基本セル自体が大きくなってしまい集積
度が低下する。また他の基本セル−（７）　７１．ｊ流
源を流用しなければならない部分は一部分であるので、
上記の様な方法では非常に効率の悪いものとなってしま
う。

更に′ｎｔ流源が汁用された基本セルは使用不可能にな
り全ｒ−）数が減小してしまう。寸だ各基本セル２２′
に全部に素子を配ｊＰＪすることも考えらＪするが、こ
れも集積度の低下を招き実用的ではない。

更に従来のマスタヌライス隼４１１回路（ｉｊ市、γ１
２１予Ｓ、イ１ｉｔＶｃｏ　・Ｖ６゜の配置准に関して
もＪＡ下の４．もな欠点を有している。第４図は基本セ
ルアｌ／イ２０′内の箱。

源配線の配置〆「を示す図であり、第５図（Ａ）　、　
（Ｂ）は？１′導体テッグ上に於けるＶ　、Ｖ　の全体
的配（１゛ＩＣＣしＢ を示す図である。

第４図の電源Ｖ□、　Ｖ、、ｃ　の配線ラインはそり１
それが、第５図（Ａ）　、　（ｎ）上下の二層（上層を
集約、下層を破線で格子状に構成されたものが組み合せ
られて、各基本セルの周囲の配線領域に耐重ｐさ−１１
ている。尚第４図、第５図における小円黒点父υ」中開
小円点は、四種の」二層１１りの０１、源ラインを拮ｈ
、するだめのスルーホールを示すものである。前１１１
、ｔ７た様に、ｉｊ〔来は各基本セル２２′がＥＣＬケ
゛−１・苓椙成するための素子を含んだ構成としていた
ため、全ての基本セルに電源配線Ｖｃｏ、　Ｖ、。を隣
接して配置ベシなければならず、またバイアス電圧■ｃ
ｇを供給する配線も各セル毎に行なわなければならず、
電源配線自体も第４，５図に示す如く複雑な配置とせざ
るを得なかった。オ゛た、これはダート類の増加と共に
顕著化し、名基本セル間を接続するための配線チャネル
の減少を招いている。

Ｎ上の様に従来のマスク７±１．．２集積回路に於いて
は、基本セルアレイ内で高速でドライブ能力の高い高消
費型カケ°−トを使用することができず、設計の自由度
を欠いており、四に電源配線が複雑になるという問題点
も有している。

発明の目的 本発明は、上記問題点に鑑み、ケ゛−ト回路の電流源と
スイッチング部を分１４ｆｆｉ　シ、それぞれをセル化
し且つ隣接して半導体チップ内に形成さ研るという着想
にもとづき、基本セルアレイ内部での高消費電力ゲート
回路を構成できるように１使用するゲートに自由度を持
たせ、ｒ−し間配線を簡単にし、配線設計及び配線作業
工程を容易にすることを目的とする。

発明の構成 本発明においては、スイッチング素そをイイする複数の
基本セルと、電流源を（１９成する素子とをイ１する複
数の電流源セルとを具備し、該基本セルと該′電流源セ
ルとが接続されて順９イの１（、す・ＩＪ　ｒｉ）ζ力
を７ｆｊするケ°−ト回路が構成されることを！１！ｆ
徴とするマスクスライス集積回路、が提供さ第１る。

発明の実施例 第６図Ｃ士本発明の一実ｌ布例としてのマスクスライス
集積回路の半導体チツｆ１の概略的な平面図を示す。本
実施例が従来と異なる点（す、ケ゛〜　ト回路のスイッ
チング部分と電流源部分とを分１’ｉ！Ｉ’　Ｌ−Ｃ１
それぞれをセル化（７、本図に示す（１；に配列（５，
た虚にある。すなわち、半導体テップ１の周ｌ咲に、、
Ｐ　、１．ド１０が設けられ、その内側に基本セル２２
がマＩ・リクス状配置された基本セルアレイ２０が形成
され、四に基本セル２２列の両側に、′ｒ毬流汁を構成
する電流源セル２４が配列されている。脣／こ、基本セ
ルアレイ２０に対し上下に電源Ｖ。ラインもに第７図（
Ａ）　、　’　（８）に図示の０口〈一方向に平行して
配設され、かつ、ｖｃＣラインは下層、ｖ０ウラインは
上層に分１：ｉ１１シて設けられている。この点におい
ても、本発明の串：源’Ｐｌｔｉ　”ＣＣラインはそれ
ぞれが一平面上にあり、従来の如く、各々の電源ライン
が二層にわたって形成されるものとＶｉ相異なる。

尚、第６図、第７図は雷、源ｖＣＣ”□ライン５０　、
４．０についてのみ図示したが、その他の配線、例えば
入出力信号線なども設けられる。

第８図は第６図に図示の基本セルアレイ２０の一部を拡
大して図示しており、基本セル２２の両側に電流源セル
２４が配列されている。寸だ、所定の間隔でバイアス回
路２５及びキャ・！シタ回路２６が形成されている。

′「電流源セル２４の上部（空間的）には電源■）、Ｐ
。

ライン４０が図中上下に走り、ｌ「源Ｖ□ラインに直交
して電源ｖｃｃライン５０が図中左右に設けられている
。これらのｗ、ｍライン４０’、５０は、第８図におい
てＸ方向及びＹ方向からの１（ｆ［而について図示した
第９図（Ａ）　、　（Ｂ＞から判るように二層に形成さ
れている。しか１２それぞれは一層のみである。

１つの電源Ｖ０ライン４０と隣接する他の電詮Ｖ□ライ
ン４０の間、すなわち基本セル２２の」二部を電源ｖＰ
、。ライン４０と同じ層で他の配線、例えば入出力用配
線が設けられる。

第８図に図示の′電流源セル２４と基本セル２２への半
シ！う体チップにおけるｎ■・細事面図を第１３図に示
す。この例示においては′「１イ、流源セル２′４には
同一の８個の′ｉＦ流源ＰＷＲ１〜ＰＷＲ８を構成可能
な素子が設けられている。また基本セル２２は４個のダ
ート回路のスイッチング部２２Ａ〜２２ｎを構成可能な
素子を有している。すなわち本発明においては、電流源
セル２４とスイッチング部２２Ａ〜２２Ｄとは分離され
ている。

？Ｉｔ来の回路（４１２図）と類似の回路を本発明に的
な配線について述べる。尚、第１０図は本発明にかかる
ｇｃＬゲートの回路図、第１１図は電流源の一回路例、
第１２図は基本セル２４、電流源セル２２Ａ内の素子レ
イアウト及び各素子間の結線関係を示す図、第１３図は
基本セルと電流源セル及び基本セル間の接続関係を示す
図である。

第１０図の電流源ＰＷＲ１〜ＰＷＲ４の各回路は例示と
しては、第１１図に図示のものを用いる。すなわちトラ
ンジスタＱｏのペースにバイアス電圧ｖｃｌｌが印加さ
れ、エミッタには抵抗器ｒを介して電源ＶＩ！！Ｆ＋が
印加され、そのコレクタがＫＣＩ、ダートのエミッタ共
通接続点に接続される。

ことでは、ＰＷＲ１〜ＰＷＲ４は全て同じ値、例えば５
００μＡを供給する電流源とする。従って、低消費電力
ゲートが必要な時は５００μＡの電流源としてｍｌのみ
用い、高消費電力ダートが必要な時はＰＷＲ１とＰＷＲ
２とを第１０図に於いて破線で示す如く並列にして１　
ｍＡの電流源として用いる。

先ず第１２図を参照し、電流源セル２４内の配線につい
て述べる。隣接するバイアス回路２５で電源Ｖ□にもと
づき発生された電源電圧ｖｃｓのラインが、上層に布線
され（実線部）、λ点において下層に落ち、各電源ＰＷ
Ｒ１〜ＰＷＲ４のトランジスタＱｏのペースＢに接続さ
れる。同様にｖ、Ｐラインも上層から点すにおいて下層
に落ち、抵抗器ｒに接続され、抵抗器ｒの他方の端子は
トランジスタＱ。のエミッタＥに接続される。

配線接続は配線チャネル２７を用いて行う。特に電流源
セル２４とゲートセル２２Ａ〜２２Ｄの配線は接近した
チャネル２７Ａを用い、中央部のチャネル２７Ｂｌ−Ｉ
入出力用配線チャネル等に用いる。

次に第１３図についてゲートセル２２Ａの内部配線につ
いて述べる。電源Ｖ。Ｃラインが導入さノ１１、抵抗器
Ｒの一端、トランジスタＱｓ　＋　Ｑ７の図示しない半
導体基板内のコレクタに接続されている。

トランジスタＱ１〜Ｑ５のエミッタも接続される。

トランジスタＱ２〜Ｑ、のコレクタ同士とトランジスタ
Ｑ６のペースも接続される。トランジスタＱｌのコレク
タとトランジスタＱ７のペースも接続される。

バイアス回路２５から供給される電圧ｖｒｅｆが上層の
ｖｒｅｆラインから下部のトランジスタＱ１０ベースに
接続される。

以上の如く接続された後、第１０図に図示の回路接続を
完成するには次の如く配線する。電流源セル２４のｐＷ
Ｒ１のコレクタＣからトランジスタＱ１のエミッタＥに
配線を行う。ＰＷＲ３、ＰＷｒｔ　４のそれぞれのコレ
クタＣからトランジスタＱ６＋Ｑ７のエミッタＥに配線
を行う。この例示は低消費屯カゲート用の配線であるか
ら、１つの抵抗器Ｒの他端をトランジスタＱ６のペース
に、また１つの抵抗器Ｒの他端をトランジスタＱ７のペ
ースに配線を行う。以上にて第１０図の回路接続が完成
する。

また、トランジスタＱ２〜Ｑ５のペースＢに人力信号ラ
インＳＩＩ〜ＳＩ４が接続され、トランジスタＱ６−Ｑ
７のエミッタＥに出力信号ラインＳｏｌ　、ＳＯ２が接
続される。

入力信号ライン及び出力信号ラインは他のダート回路に
接続して所望の論理回路が構成される。

入力信号ラインは必要な数だけ、出力信号ラインについ
ても必要なもののみ（信号Ｓｏ、どＳ　Ｏ２は高論が反
対である）接続すればよい。

高消費電力回路にするにＵｌ、筆１３図に才？いて残っ
ているＰＷＲ２のコレクタＣがらトラン・ゾスタＱ１の
エミッタＥに接続し、とｉｌに応じて、残りし工ノ でいる抵抗器Ｒの他端トランジスタＱ７のペースＢ（又
はトランジスタＱｌのコレクタＣ）に接続する。

以上の例示においては、電流で）にセル２４の３〜４個
の電流源ＰＷＲ１〜ＰＷ１ｔ　４とスイッヂング部２２
Ａとを組合ぜて１つのケ゛−ト回路購成する用台につい
て述べたが、例えばＰＷＲ１け他のダート回路に共通に
用いることができる。寸だ入方線ＳＩＩ〜４、出力線Ｓ
Ｏ１，，２は全てがとノ１だけのものを用いるとは必ら
ない。従って、１つの電流源セル内の８個の電流源Ｉ’
Ｗ１．ｔ　］〜８で一般に左側のダート回路２個、右側
のゲート回路２個、泪４個のダート回路の電流源として
用いることができる。勿論これに限られるものではない
。

以上の如く他のダート回路についても低消費電力回路又
は高消費電力回路に応じて配線し、所望のゲート回路を
構成できる。

以上に例示の如く本発明においては、複数個の電流源か
ら成る電流源セルと複数のスイッチング部から成る基本
セルを全灯し且つ隣接して設けることによシ、基本セル
アレイ内でもドライブ能力の大きい高消費電力ゲートを
構成可能である。との様に本発明によれば任意の位置に
高消費電力ゲートを構成できるので、設計の自由度は大
幅に向上するｂ また複数個の電流源の各個は同一仕様のものであり、複
数のケ９−ト回路も同一仕様のものである。

このことは、従来の半導体チップの如く専用の低消費電
力回路、高消費電力回路の配分を事前に行なわなくても
良いというパターン設計及び使用上の利点、内部回路と
して低消費電力回路又は高消費電力回路のいずれであっ
てもほぼ同様の配線を行うことができ選択の自由度が確
保でき、配線設計の簡単化、配線が複雑にならない等の
利点を有する。コンピュータによる配線設計も簡単化さ
れ、全自動化することができる。また本実施例では、基
本セルを用いて従来のいセルを構成することができるの
で、従来の様に特別にＩ１０セルを計ける必要もない。

従って従来は未使用のＩ１０セルの領域は、他の用途に
使用できなかったが本発明によれば、その領域に配置さ
れた基本セルを用いて論理回路を構成できる。以上から
、設計時間を短縮することができ、信頼性が向上し、高
集積化に寄与し得る。

第１２図に詳細に図示した如く配線チャネルにおいて電
流源用の配線を他の人出用配線と同様に行うことができ
るので配線上の柔軟性が向上しでいる。配線チャネルの
領域は従来に比し大きいが、電流源セルとケ゛−トセル
とが効率よく分割されているので全体としてのスペース
はむしろ小さくなっている。

本発明の実施に際しては以上に述べたものの外積々の変
形形態を採ることができる。例えは第６図の例示におい
ては、第１図の高消費電力ゲート２１′と低消費電力ダ
ート２２′の構成概念を除去した、いわゆるいずれであ
っても高消費電力ダート２１′又は低消費電力ダート２
２′として用いることができる場合について示したが、
第１４図に図示の如く、区分けすることができる。但し
、低消費電力ダート２２及び高消費電力ゲート２１は第
８図の如く形成され、且つ、電源ラインは第７図（４）
。

（Ｂ）及び第９図（Ａ）　、　（Ｂ）の如く配線できる
。第１３図の配線についても同様である。

また第１０図に図示の電流源ＰＷＲ１〜ＰＷＲ４として
は第１１図に図示の回路について第１３図について例示
したが、とれに限らず例えば第１５図（４）〜（Ｑの回
路を電流源にすることができる。第１５図０３）（Ｃ）
の回路を用いた場合には、トランジスタ、電源Ｖ（＋Ｒ
が存在しないので第１３図の２１，１の配線はさらに簡
単になる。電流源セル内の電流源の数を８個、隣接する
ダートセル内のダート回路数を４個としたが、これに限
らず、電流源数−４、ダート回路数−２の如く任意にす
ることができる。

これらは入力信号数、出力信号数にもとづく配線の複雑
さ等を勘案して定めることができる。

また以上の例示においては、ケ゛−ト回路としてＥＣＬ
の場合について述べたが、他の回路、例えば■２Ｌにつ
いても適用できることは論をまだない。

発明の詳細 な説明した様に本発明によれはチャフ０上の任意の位置
で高消費電力り“８−トと低消費型カケ・−トとを選択
的に形成することができるので、設置ｉｔの自由度は大
幅に向上し、また負荷に応じた１゛ライブ能力をもつケ
゛−トを形成できるので最適な段目が可能である。更に
電流源をセル化することによって電源配線は簡素化され
、配線領域の有効利用が可能である。

【図面の簡単な説明】

第１図は従来のマスクスライスガ≧存ス回路の半導体チ
ップの概略的な平面図、 第２１幻第１図のダート回路の回路図、第３図は第２図
回路の配置及び配線を示す平面図、 第４図は第１図のゲート回路の配置及び電源配線を概略
的に図示しだ図、 第５図１（Ａ）　、　（Ｂ）は棺４図の電源配線のみを
示１図、第６図り、本発明の一実施例としてのマスクス
ライス集積回路の半導体セルの概略的な平面図、第７図
（Ａ）　、　（Ｂ）は第６１￥１における軍、源配糺１
のみを抽出した図、 第８図は第６図の一部についての詳細配置図、第９図囚
、（Ｂ）は第８図矢印Ｘ、Ｙ方向における電源配線の断
面図、 第１Ｏ図は第８図の例示的な回路図、 第１１図は第１０図における電源回路の一実ＭＩＩ例と
しての回路図、 第ｘ２ＦＩｉｊ第８図を部分的に拡大して示した図、第
１３図は第１０図にもとづく配か４について卯８図を詳
却（に図示した１＊（、 第１４図は本発明の他の実力０１例とし＝Ｃの１スタス
ライス集租回路の半導体セルのＪｒｔ　Ｉ’！ｉｉ的な
”（′１７ｉｉ図、第１５図（Ａｌ〜（Ｃ）は第１１図
の変彫即析・を示−４トイ１、である。 （符号の説明） ■・・・半導体チップ、１ｏ・・・ボンディング・９ツ
ド、２０・・・基本セルアレイ、２４・・１ｐ流九ナル
、２２・・基本セル、４０・・・Ｖゆライン、５０・・
Ｖｌ。ライン、２５　バイアス回路。 Ｉ持ｎ′１出願人 富士通株式会社 ｌ持訂出り代理人 弁理士　青　木　朗 弁理士　西　舘　和　之 弁理士　内　１）　幸　男 弁理士　山　口　昭　之 第７図 （Ａ）　（Ｂ） 第８図 手続補正書 昭和５９年１１月７９日 特許庁長官　志　賀　学　殿 １、事件の表示 昭和５８年　特許願　第１７９２６５　号２、発明の名
称 マスタスライス隼積回路 ３、補正をする者 事件との関係　特許出願人 名　称　（５２２）富士通株式会社 ４、代理人 住　所　東京都港区虎ノ門−丁目８番１０号静光虎ノ門
ビル〒１０５電話（５０４）０７２１ 氏名弁理士（６５７９）青水　朗゛。 （外　３　名） ５、補正によシ増加する発明の数　１ ６、補正の対象 明細書の「特ｔ口＋’？求の範囲」の４ｉ＃１７、補正
の内容 特許請求の範囲を別紙のとおり袖ｉＦする。 ８、添イ１宵傾の目録 補正％許請求の相゛Ｊ囲　１辿 ２、特許請求の範囲

Claims (1)

1. 【特許請求の範囲】 １、　スイッチング素子を有する複数の基本セルと、電
   流源を構成する素子とを有する複数の電流源セルとを具
   備し、該基本セルと該Ｊ）ｊ、流源セルとが接続されて
   所望の駆動能力を有するケゝ−ト回路が構成されること
   を特徴とするマスクスライス集積回路。 ２、前記ダート回路はＥＣＬゲート回路であることを特
   徴とする特許請求の範囲第１項記載のマスクスライス集
   積回路。