JPH03185861A

JPH03185861A - 論理集積回路の構成方法

Info

Publication number: JPH03185861A
Application number: JP32373289A
Authority: JP
Inventors: Hiromasa Kato; 加藤　博正; Mitsuo Usami; 光雄宇佐美
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-15
Filing date: 1989-12-15
Publication date: 1991-08-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体集積回路技術さらにはバイポーラ論理
集積回路の基本論理ゲートに適用して特に有効な技術に
関し、例えばアクティブプルダウン回路を有するＮＴＬ
（ノンスレッショールド・ロジック）回路を基本ゲート
とするゲートアレイに利用して有効な技術に関する。

［従来の技術］バイポーラトランジスタ型ゲートアレイとして、ＥＣＬ
（エミッタ・カップルド・ロジック）回路を基本ゲート
とするものや、第４図に示すようなＮＴＬ回路を基本ゲ
ートとするものが提案されている。

従来、ＥＣＬ回路もＮＴＬ回路も、出力段は負荷を駆動
するためエミッタフォロワで構成されていた。このよう
なエミッタフォロワを出力段とするゲート回路では、出
力をハイレベルに引き上げるのはアクティブ素子（トラ
ンジスタ）であるが、出力をロウレベルに引き下げるの
は静的な素子（抵抗）である。そのため、出力の立上り
のときと立下りのときとでスイッチング時間が異なって
しまい、スキューが発生し易くなるという欠点がある。

そこで、出力段をエミッタフォロワ・トランジスタから
なるアクティブ・プルアップ回路と、容量結合型のアク
ティブ・プルダウン回路とにより構成したＥＣＬターボ
と呼ばれるＥＣＬゲート回路が提案されている（「日経
エレクトロニクス」１９８９年２月６日号、第２１３頁
〜第２１４頁参照）。

また、ハイレベルからロウレベルへのスイッチングの高
速化を図ったＮＴＬ回路として、本出願人は先に第３図
に示すようなアクティブプルダウン回路付きＮＴＬ回路
を開発し、提案したく特願昭６３−２７４１７０号）。

すなわち、出力段２を構成す戸エミッタフォロワ・トラ
ンジスタＱ１．のエミッタ端子と電源電圧端子ＶＴＴ間
のエミッタ抵抗の代わりに、プルダウン用トランジスタ
Ｑ　ｌ　ｍを接続するとともに、入力段ｌを構成するト
ランジスタＱ　ｌ　ｌ〜Ｑ１．の共通エミッタ端子にＣ
Ｒ微分回路を接続してレベルの変化を検出し、出力の立
下り時に微分回路の出力でプルダウン用トランジスタＱ
ｔｍを一時的にオンさせることでロウレベルへの変化を
高速化するというものである。

［５＠明が解決しようとする課題］ところで、上記アクティブプルダウン回路付きのＮＴＬ
回路にあっては、確かにスキューを低減できるものの、
これを多段接続すると、ハザードが増幅されるという問
題点があることが分かった。

また、アクティブプルダウン回路付きのＮＴＬ回路（以
下、ＳＰＬ回路と略す）を基本ゲートとするゲートアレ
イは、通常のＮＴＬ回路を基本ゲートとするゲートアレ
イに比べて、同一寸法のチップ上に搭載できるゲート数
が少ないという問題点があった。

本発明の目的は、スキューを増加させることなくハザー
ドを低減できるようなゲートアレイの構成技術を提供す
ることにある。

本発明の他の目的はスキューを増加させたり動作速度を
低下させることなく同一寸法のチップ上に搭載されるゲ
ート数を多くできるようなゲートアレイ構成技術を提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

本発明者らは、ＳＰＬ回路を用いた組合せ論理において
、ＳＰＬ回路が多段接続される箇所にＮＴＬ回路を入れ
るとハザードを低減できることを見出した。また、ゲー
トアレイにおいては、全てのゲートの負荷が同一である
わけでなく負荷の非常に小さいゲートもあり、そこに駆
動力の小さなＮＴＬ回路を用いたとしてもスキューが発
生しないことを見出した。

この発明は上記のような知見に基づいてなされたもので
、ＳＰＬ回路セルとＮＴＬ回路セルを組合せてゲートア
レイを構成するか、ＳＰＬ回路を基本ゲートとするゲー
トアレイにおいて、必要に応じてアルミ配線を変更する
ことによりＳＰＬ回路セル内の素子の一部を用いてＮＴ
Ｌ回路を構成することを提案するものである。

［作用］上記した手段によれば、ＳＰＬ回路が多段接続される箇
所にＮＴＬ回路を入れてやることにより、スキューを増
加させることなくハザードの発生を防止することができ
る。

また、各ゲートの負荷の大きさに応じて負荷の大きいゲ
ートにはＳＰＬ回路を、また負荷の小さいゲートにはＮ
ＴＬ回路を使用することにより、スキューを増加させた
り動作速度を低減させることなく同一寸法のチップに搭
載可能なゲート数を増大させることができる。

［実施例コ第１図には本発明をゲートアレイに適用した場合の一実
施例が示されている。

第１図において、１は半導体チップ、２はチップの周縁
に配置された入出力端子としてのポンディングパッド、
３は各バッド２に対応して入力回路３ａと出力回路３ｂ
とがペアで配設されてなる入出力回路部で、入力回路３
ａまたは出力回路３ｂのいずれか一方が対応する入出力
端子としてのバッド２に接続される。

また、４は内部ロジック部で、特に制限されないが短冊
状のセル領域４ａとチャネル領域４ｂとが交互に設けら
れている。チャネル領域４ｂは各ゲート間を接続する信
号線が配設される領域である。この実施例では上記セル
領域４ａに、第２図（Ａ）もしくは（Ｂ）のように２つ
のＳＰＬゲートセル５ａと２つのＮＴＬゲートセル５ｂ
とを組み合わせたマク゛ロセル５が横一列に配設されて
いる。

ＮＴＬ回路（第４図）はＳＰＬ回路（第３図）に比べて
素子数が少なくセル面積が小さくて済むので、実施例の
ゲートアレイはＳＰＬゲートのみ使って構成されたゲー
トアレイに比べて同一面積により多くのゲートを入れる
ことができる。

上記のようにＳＰＬゲートとＮＴＬゲートとからなるゲ
ートアレイにおいて所望の論理を構成する場合、負荷の
大きさに応じてＳＰＬゲートとＮＴＬゲートを使い分け
る。すなわち、負荷容量ＣＬの小さいゲートにはＮＴＬ
ゲートを使用し、負荷容量ＣＬの大きいゲートにはＳＰ
Ｌゲートを使用する。

ここで、負荷の大小の目安はｌ、ＯｐＦ程度を基準とし
、ＣＬが１．ＯｐＦより小さいときはＮＴＬゲートを、
またＣしが１．ＯｐＦより大きいときはＳＰＬゲートを
使用するようにすればよい。

上記のようにＮＴＬゲートとＳＰＬゲートを使い分ける
と、ＮＴＬゲートは負荷容量が小さいときは十分にスピ
ードが早いので、スキューを生じることがない。また、
ＳＰＬゲート間にＮＴＬゲートが介在されることになる
ため、ＳＰＬゲートが多段接続されたときに生じるよう
なハザードの増幅を防止することができる。

第３図には上記ＳＰＬ回路の一例が示されている。すな
わち、３個の入力トランジスタＱ、、、　Ｑ１ｍ’ｌ　
Ｑｔｓが並列形態即ち互いにコレクタ端子とエミッタ端
子が共通に接続され、その共通コレクタ端子と電源電圧
Ｖｃｃ　（接地点）との間に抵抗ＲＣが、また共通エミ
ッタ端子と電！ｔ１！圧端子ＶＥＥｉとの間に抵抗Ｒｅ
が接続されて入力段１１が構成されている。出力段１２
は、電源電圧Ｖｃｃ−ＶＴＴ間にトランジスタＱＭＩと
Ｑ、８が直列接続されてなる。

そして、入力トランジスタＱ　ｌ　ｌ〜Ｑｌ　ｍの共通
コレクタと抵抗Ｒｃとの接続ノードｎ１に、出力段を構
成するエミッタフォロワ・トランジスタＱｍ　＋のベー
ス端子が接続されている。

また、電源電圧ＶＣｃ−ＶＴＴ間にトランジスタＱ、、
と抵抗Ｒ１とが直列に接続され、それらの接続ノードｎ
、に、上記出力段１２のプルダウン用トランジスタＱ、
ヨのベース端子が接続されている。上記トランジスタＱ
、１はそのベース端子に定電圧ＶＢ、が印加され、トラ
ンジスタＱ−のバイアス手段として機能する。この場合
、ベース電圧ＶＢ、と抵抗Ｒ１の値によってトランジス
タＱｌ　ｍのバイアス点が決定される。これとともに、
バイアス用トランジスタＱａ　＋と抵抗Ｒ８との接続ノ
ードｎ、と、入力段１１の共通エミッタ端子ｎ１との間
に容量Ｃ１が接続されている。この容量Ｃ１と上記抵抗
Ｒ１とによってノードｎ、のレベルの変化を検出する微
分回路が構成される。

さらに、この実施例では、出力のハイレベルを固定する
ためのクランプ用トランジスタＱ、オが電源電圧端子Ｖ
ｃｃと出力端子ＯＵＴとの間に接続されている。このト
ランジスタＱ、ｌのベース端子には定電圧ＶＢ、が印加
されており、これによって、出力Ｖｏｕｔのハイレベル
はＶａ、よりもトランジスタＱ１．のベース・エミッタ
間電圧ＶＢＥ分低い電位にクランプされる。

上記実施例ではＳＰＬゲートセルとＮＴＬゲートセルと
を同一チップ上に混在させて、状況に応じて使い分ける
ようにしているが、ゲートアレイをＳＰＬゲートセルの
みで構成する。そして、ＮＴＬゲートとしたいところに
ついてはアルミ配線の変更でＳＰＬゲートセル内の素子
の一部のみく使用してＮＴＬゲートを構成する。つまり
第３図鎖線ａで囲まれた素子は使用しないでゲートを構
成することで第４図のようなＮＴＬ回路を構成すること
ができる。

なお、上記実施例のゲートアレイを構成するＳＰＬ回路
は第３図のような回路形式のものに限定されず、例えば
バイアス用のトランジスタＱ□のベース電位を高めに設
定し、クランプ用トランジスタＱｍ　ｍとそのエミッタ
側の抵抗Ｒ１を省略したり、プルダウントランジスタＱ
、のエミッタ側に抵抗を入れ、常時微少電流を流すよう
にした回路であってもよい。

さらに、上記実施例において、入出力回路部３を構成す
る出力回路３ｂとしてＳＰＬゲートを使用し、入力回路
３ａとしてはＥＣＬゲートを用いることで、外部からの
ノイズを内部ロジック部４へ伝わりにくくするように構
成するとよい。

以上説明したように上記実施例は、ＳＰＬ回路セルとＮ
ＴＬ回路セルを組み合せてゲートアレイを構成するか、
ＳＰＬ回路を基本ゲートとするゲートアレイにおいて、
必要に応じてアルミ配線を変更することによりＳＰＬ回
路セル内の素子の一部でＮＴＬ回路を構成するようにし
たので、ＳＰＬ回路が多段接続される箇所にＮＴＬ回路
を入れてやることにより、スキューを増加させることな
くハザードの発生を防止することができる。

また、各ゲートの負荷の大きさに応じて負荷の大きいゲ
ートにはＳＰＬ回路を、また負荷の小さいゲートにはＮ
ＴＬ回路を使用することにより、スキューを増加させた
り動作速度を低減させることなく同一寸法のチップに搭
載可能なゲート数を増大させることができるという効果
がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではＳ
ＰＬ回路とＮＴＬ回路を混在させたゲートアレイについ
て説明したが、上記以外にＥＣＬ回路やＥＣＬターボを
混在させるようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
したものについて説明したがこの発明はそれに限定され
るものでなく、ＳＰＬ回路を用いた論理集積回路一般に
利用することができる。

［発明の効果］本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、アクティブ・プルダウン回路が付加されたＮ
ＴＬ回路を基本ゲートとするゲートアレイにおいて、ス
キューを増加させることなくハザードの発生を防止する
ことができるとともに、同一寸法のチップ上により多く
のゲートを搭載できるようになる。

【図面の簡単な説明】

第１図は本発明をゲートアレイに適用した場合の一実施
例を示すレイアウト構成図、第２図はロジック部の基本ゲートセルの構成例を示す説
明図、第３図は本出願人が先に開発したアクティブプルダウン
回路付きＮＴＬ回路の一実施例を示す回路図、第４図はＮＴＬ回路の一例を示す回路図である。１・・・・半導体チップ、２・・・・パッド、３・・・
・入出力回路部、１１・・・・入力段、１２・・・・出
力段、Ｑ　ｌ　ｌ〜Ｑ　Ｉ　１・・・・入力トランジス
タ、Ｑｌ＋・・・・エミッタフォロワ・トランジスタ、
Ｑ、１・・・・プルダウン・トランジスタ、Ｑ□・・・
・バイアス・トランジスタ、Ｑｏ・・・・クランプ・ト
ランジスタ。第１図第図（Ａ）（Ｂ）０第図第図

Claims

【特許請求の範囲】１、ＮＴＬ（ノンスレッシヨールドロジック回路）と、
ＮＴＬ回路の出力段にアクティブプルダウン回路を接続
してなる論理ゲートとを混在させた論理集積回路におい
て、負荷の小さい部位にはＮＴＬ回路を、また負荷の大
きな部位にはアクティブプルダウン回路付き論理ゲート
を用いるようにしたことを特徴とする論理集積回路の構
成方法。２、ＮＴＬ回路と、ＮＴＬ回路の出力段にアクティブプ
ルダウン回路を接続してなる論理ゲートとを基本ゲート
とした論理集積回路において、配線の変更により負荷の
小さい部位では上記基本ゲートセル内の素子の一部でＮ
ＴＬ回路を構成するようにしたことを特徴とする論理集
積回路の構成方法。