JPS6223923B2 - - Google Patents
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- Publication number
- JPS6223923B2 JPS6223923B2 JP55184745A JP18474580A JPS6223923B2 JP S6223923 B2 JPS6223923 B2 JP S6223923B2 JP 55184745 A JP55184745 A JP 55184745A JP 18474580 A JP18474580 A JP 18474580A JP S6223923 B2 JPS6223923 B2 JP S6223923B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- cell
- transistors
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置の設計に用いられる基本
セルに関するものであり、特に出力段の負荷回路
と入力段の保護回路のいずれにも利用可能な複合
素子を内蔵するゲートセルの構成に関するもので
ある。
セルに関するものであり、特に出力段の負荷回路
と入力段の保護回路のいずれにも利用可能な複合
素子を内蔵するゲートセルの構成に関するもので
ある。
集積回路装置（以下ICと略記）の集積度が高
まつた結果、その設計を能率良く行なう為、必要
な回路をセル化しておいて利用することが行なわ
れるようになつた。これはANDゲート，ORゲー
ト等各種の回路を標準的に設計した基本セルを用
意しておき、必要な部分に選択したセルを配置す
ること及び、セル内及び／もしくはセル間で選択
的に配線することによつて所望の機能を備えた
ICを形成しようとするものである。
まつた結果、その設計を能率良く行なう為、必要
な回路をセル化しておいて利用することが行なわ
れるようになつた。これはANDゲート，ORゲー
ト等各種の回路を標準的に設計した基本セルを用
意しておき、必要な部分に選択したセルを配置す
ること及び、セル内及び／もしくはセル間で選択
的に配線することによつて所望の機能を備えた
ICを形成しようとするものである。
その為に用意される基本セルの一つにOR／
NORECL（Emitter Coupled Logic）ゲートと
呼ばれる回路がある。これは基本的には第１図に
示すような回路であつて、出力信号を入力信号と
同極性で出力する事と、反対極性で出力する事の
両方の機能を備えた一種の論理回路である。
NORECL（Emitter Coupled Logic）ゲートと
呼ばれる回路がある。これは基本的には第１図に
示すような回路であつて、出力信号を入力信号と
同極性で出力する事と、反対極性で出力する事の
両方の機能を備えた一種の論理回路である。
第１図では各出力トランジスタQ4，Q5の負荷
は抵抗であるが、このような抵抗終端の場合、低
消費電力とする為にはR1或はR2の抵抗値を大に
することが必要である。ところが、この抵抗を大
きくすると、次段への配線の容量が効いて動作速
度が低下するので、高速作動の為にはこの抵抗の
値を大きくできないという事情がある。
は抵抗であるが、このような抵抗終端の場合、低
消費電力とする為にはR1或はR2の抵抗値を大に
することが必要である。ところが、この抵抗を大
きくすると、次段への配線の容量が効いて動作速
度が低下するので、高速作動の為にはこの抵抗の
値を大きくできないという事情がある。
この問題を解決する為、トランジスタを負荷と
して用い、定電流作動させることが行なわれてい
る。その場合の回路は第２図に示すようになる。
このような回路は高速作動と低消費電力を実現す
るものであるが、結線が固定されているので、ト
ランジスタQ4或はQ5を使用しない場合にも電力
が消費されるという問題がある。
して用い、定電流作動させることが行なわれてい
る。その場合の回路は第２図に示すようになる。
このような回路は高速作動と低消費電力を実現す
るものであるが、結線が固定されているので、ト
ランジスタQ4或はQ5を使用しない場合にも電力
が消費されるという問題がある。
本発明はこのような問題を解決し、更に必要な
場合には入力保護回路としても使用し得る負荷回
路を備えたセルの構造を提供するもので、セル内
配線の一部を選択可能に構成した集積回路構成用
の論理セルに於て、コレクタ及びベースが未接続
のトランジスタと、該トランジスタのエミツタと
電源線の少くも一方とに接続された抵抗から成る
回路が、ゲート回路の入力端子或は出力端子の近
傍に少くも１個配置されていることを特徴とする
ものである。
場合には入力保護回路としても使用し得る負荷回
路を備えたセルの構造を提供するもので、セル内
配線の一部を選択可能に構成した集積回路構成用
の論理セルに於て、コレクタ及びベースが未接続
のトランジスタと、該トランジスタのエミツタと
電源線の少くも一方とに接続された抵抗から成る
回路が、ゲート回路の入力端子或は出力端子の近
傍に少くも１個配置されていることを特徴とする
ものである。
本発明の実施例を第３図に示す。同図では理解
を容易にする為にトランジスタや抵抗はシンボル
記号を用いて示しているが、実際のICに於ては
此等の素子はシリコン基板に形成された各種の不
純物拡散領域として形成されるもので、そのパタ
ーンデータが自動設計用の資料として用意される
ことは通常の場合と同じである。
を容易にする為にトランジスタや抵抗はシンボル
記号を用いて示しているが、実際のICに於ては
此等の素子はシリコン基板に形成された各種の不
純物拡散領域として形成されるもので、そのパタ
ーンデータが自動設計用の資料として用意される
ことは通常の場合と同じである。
第３図のセルに於て、重要な点は、セル内配線
のうちに素子間の接続が行なわれず、その終端に
□の印が付されている部分のように開放のまま置
かれたものがあるという点である。これは必要に
応じて配線を施こすことを意味するものであつ
て、特に第４図に抜出して示されている回路が、
第２図の場合と異りQ4，Q5のエミツタには接続
されておらず、しかも入力端子（Q1のベース端
子）１の近傍に或は出力端子（Q4，Q5のエミツ
タ端子）５，７の近傍に設けられている点が重要
なのである。
のうちに素子間の接続が行なわれず、その終端に
□の印が付されている部分のように開放のまま置
かれたものがあるという点である。これは必要に
応じて配線を施こすことを意味するものであつ
て、特に第４図に抜出して示されている回路が、
第２図の場合と異りQ4，Q5のエミツタには接続
されておらず、しかも入力端子（Q1のベース端
子）１の近傍に或は出力端子（Q4，Q5のエミツ
タ端子）５，７の近傍に設けられている点が重要
なのである。
第４図に示された回路の用途の一つは従来と同
様、定電流負荷回路である。第３図に於て終端５
と６，７と８，４と９，４′と１０を結線し、１
を入力端子とすれば第２図に示す回路と同一の
OR／NORゲートが実現する。
様、定電流負荷回路である。第３図に於て終端５
と６，７と８，４と９，４′と１０を結線し、１
を入力端子とすれば第２図に示す回路と同一の
OR／NORゲートが実現する。
更に、未接続の状態にある負荷回路Q8及びR3
を他のセルの出力の負荷として用いることも可能
である。例えば第３図のセルのOR出力を２個取
出したい場合、第５図に示すように、Q5の負荷
にはQ7を用いて第１の出力を取出し、Q5と等価
な出力トランジスタQ5′を新たに設け、次段のセ
ルのQ8′を負荷として第２の出力を取出すのであ
る。前段のセルがこのOR／NORゲートでなく、
例えば多入力のORゲートセルであつて、その出
力がオープンエミツタのような形でなされている
場合にも、本発明のセル内に設けられた負荷回路
を接続して、負荷とすることができる。
を他のセルの出力の負荷として用いることも可能
である。例えば第３図のセルのOR出力を２個取
出したい場合、第５図に示すように、Q5の負荷
にはQ7を用いて第１の出力を取出し、Q5と等価
な出力トランジスタQ5′を新たに設け、次段のセ
ルのQ8′を負荷として第２の出力を取出すのであ
る。前段のセルがこのOR／NORゲートでなく、
例えば多入力のORゲートセルであつて、その出
力がオープンエミツタのような形でなされている
場合にも、本発明のセル内に設けられた負荷回路
を接続して、負荷とすることができる。
セル内出力段の負荷回路を未接続にしておくこ
との利点の一つに、出力トランジスタのエミツタ
をオープン状態に置く事ができるという点があ
る。トランジスタを用いる定電流負荷は消費電力
を低減するものではあるが、若干の電力消費を伴
うものである。従つて出力を取出す必要のない場
合には出力トランジスタのエミツタはオープン状
態にしておくのが無用の電力消費を避けることに
なるので、本発明のように出力トランジスタと負
荷回路は必要な場合にのみ接続するのが有利なの
である。
との利点の一つに、出力トランジスタのエミツタ
をオープン状態に置く事ができるという点があ
る。トランジスタを用いる定電流負荷は消費電力
を低減するものではあるが、若干の電力消費を伴
うものである。従つて出力を取出す必要のない場
合には出力トランジスタのエミツタはオープン状
態にしておくのが無用の電力消費を避けることに
なるので、本発明のように出力トランジスタと負
荷回路は必要な場合にのみ接続するのが有利なの
である。
また未接続の状態にある負荷回路を複数個用い
故意にかつ容易に動作速度を遅らせることも可能
である。即ち、例えば第３図で出力端子７と負荷
回路８及び２とを接続し、さらに１０と４′とを
接続し、端子３は開放のままにしておくと負荷回
路Q8，R3は等価的に容量となり動作速度を遅ら
せることが可能となる。これは本発明における負
荷回路を未接続にして配置する事による有利な点
である。
故意にかつ容易に動作速度を遅らせることも可能
である。即ち、例えば第３図で出力端子７と負荷
回路８及び２とを接続し、さらに１０と４′とを
接続し、端子３は開放のままにしておくと負荷回
路Q8，R3は等価的に容量となり動作速度を遅ら
せることが可能となる。これは本発明における負
荷回路を未接続にして配置する事による有利な点
である。
さらに未接続の状態にある負荷回路を用い、出
力端子と負荷回路のコレクタ端子とを接続して
も、負荷回路のベース端子を開放にすれば、無用
の電力消費が避けられることになるので、本発明
のように負荷回路のベース端子を選択的に接続可
能とした回路構成の有利な点である。
力端子と負荷回路のコレクタ端子とを接続して
も、負荷回路のベース端子を開放にすれば、無用
の電力消費が避けられることになるので、本発明
のように負荷回路のベース端子を選択的に接続可
能とした回路構成の有利な点である。
次に第４図の負荷回路を入力保護回路として利
用する場合の説明を行なう。
用する場合の説明を行なう。
絶縁ゲート型ICに於ては静電破壊の防止は重
要な課題であるが、バイポーラ型ICに於ても静
電破壊は発生することがある。即ち、何らかの原
因によつて入力端子に高電圧が印加されると、短
時間であつても大電流が流れる為、入力トランジ
スタのPN接合が破壊されることがある。これは
高電圧が接合の順方向、逆方向には無関係に起
る。このような、短時間印加される高電圧は容量
性の回路で吸収することができる。
要な課題であるが、バイポーラ型ICに於ても静
電破壊は発生することがある。即ち、何らかの原
因によつて入力端子に高電圧が印加されると、短
時間であつても大電流が流れる為、入力トランジ
スタのPN接合が破壊されることがある。これは
高電圧が接合の順方向、逆方向には無関係に起
る。このような、短時間印加される高電圧は容量
性の回路で吸収することができる。
第６図に示すように、入力端子１に、Q8及び
R3で構成される回路を接続し、Q8のベースはオ
ープンにしておくと、トランジスタは２個のダイ
オードを反対向きに接続したものと考えることが
できるので、実質的に第７図に示す入力回路と等
価になる。ダイオードは容量性の素子であるか
ら、第７図に破線で示すようにキヤパシタを接続
したものと同様の効果が得られる。
R3で構成される回路を接続し、Q8のベースはオ
ープンにしておくと、トランジスタは２個のダイ
オードを反対向きに接続したものと考えることが
できるので、実質的に第７図に示す入力回路と等
価になる。ダイオードは容量性の素子であるか
ら、第７図に破線で示すようにキヤパシタを接続
したものと同様の効果が得られる。
更に第６図には、端子１１を一方の電源線に落
す場合、即ちR3を短絡してしまう場合が破線で
書込まれているが、このような使い方も可能であ
る。
す場合、即ちR3を短絡してしまう場合が破線で
書込まれているが、このような使い方も可能であ
る。
このように、本発明の負荷回路は保護回路とし
ても利用可能である。
ても利用可能である。
以上のような利用法を考慮した場合、上記の負
荷回路をセル内に何個設けておくのが有利かとい
うことになるが、標準的なセルとしては３個設け
るのが良いと考えられる。即ち、OR，NOR各出
力の負荷用と入力保護用を想定しているのである
が、他の目的に必要となつた場合は不要のものを
廻せばよいから、このようなセルの利用範囲は広
いものとなる。セル内に余地があれば更に多く設
けてもよいし、反対に余地が無い場合は、この回
路を１個だけ設けておいても効果は大きい。
荷回路をセル内に何個設けておくのが有利かとい
うことになるが、標準的なセルとしては３個設け
るのが良いと考えられる。即ち、OR，NOR各出
力の負荷用と入力保護用を想定しているのである
が、他の目的に必要となつた場合は不要のものを
廻せばよいから、このようなセルの利用範囲は広
いものとなる。セル内に余地があれば更に多く設
けてもよいし、反対に余地が無い場合は、この回
路を１個だけ設けておいても効果は大きい。
以上説明したように本発明のOR／NORゲート
セルは多くの用途を持つものであり、ICの設計
に有用なものである。
セルは多くの用途を持つものであり、ICの設計
に有用なものである。
第１図及び第２図は従来技術を示す図、第３図
は本発明のセルを示す図、第４図乃至第７図は本
発明を説明する為の図であつて、図に於て１〜11
はセル内接続用端子、Q1〜Q8はトランジスタ、
R1〜R3は抵抗、D1，D2はダイオード、C1，C2，
C3はキヤパシタ、ＶCC，ＶEEは電源線である。
は本発明のセルを示す図、第４図乃至第７図は本
発明を説明する為の図であつて、図に於て１〜11
はセル内接続用端子、Q1〜Q8はトランジスタ、
R1〜R3は抵抗、D1，D2はダイオード、C1，C2，
C3はキヤパシタ、ＶCC，ＶEEは電源線である。
Claims (1)
- 【特許請求の範囲】 １ セル内配線の一部を選択可能に構成した集積
回路構成用の論理セルに於いて、 該論理セルが、 エミツタが共通に接続されコレクタが抵抗を介
して高電源ＶCCに接続される第１，第２のトラン
ジスタQ1，Q2と、 該第１及び又は第２のトランジスタのコレクタ
にベースが接続される出力エミタフオロワトラン
ジスタQ4，Q5と、 該第１，第２のトランジスタのエミツタと低電
源ＶEE間に接続される電流源トランジスタQ3と
を有し、 さらに該論理セルが、 該低電源ＶEEに接続される抵抗と該抵抗にエミ
ツタが接続されるトランジスタからなる予備回路
を、前記第１又は第２のトランジスタのベースに
接続される論理セルの入力端或いは出力エミツタ
フオロワトランジスタのエミツタに接続される論
理セルの出力端の近傍に有し、 該予備回路のトランジスタのコレクタが、前記
出力端又は入力端に及びベースが所定バイアス電
位又は開放に適宜行われることを特徴とする集積
回路用論理セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184745A JPS57107638A (en) | 1980-12-25 | 1980-12-25 | Logical cell for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184745A JPS57107638A (en) | 1980-12-25 | 1980-12-25 | Logical cell for integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57107638A JPS57107638A (en) | 1982-07-05 |
| JPS6223923B2 true JPS6223923B2 (ja) | 1987-05-26 |
Family
ID=16158596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184745A Granted JPS57107638A (en) | 1980-12-25 | 1980-12-25 | Logical cell for integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57107638A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117326A (ja) * | 1982-12-23 | 1984-07-06 | Toshiba Corp | 論理回路 |
| JPS60144017A (ja) * | 1983-12-30 | 1985-07-30 | Hitachi Ltd | フリツプフロツプ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036952A (ja) * | 1973-08-08 | 1975-04-07 | ||
| GB2035688A (en) * | 1978-11-13 | 1980-06-18 | Hughes Aircraft Co | A multi-function large scale integrated circuit |
-
1980
- 1980-12-25 JP JP55184745A patent/JPS57107638A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57107638A (en) | 1982-07-05 |
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