JPH02280249A - キヤツシユメモリ制御装置 - Google Patents
キヤツシユメモリ制御装置Info
- Publication number
- JPH02280249A JPH02280249A JP1102707A JP10270789A JPH02280249A JP H02280249 A JPH02280249 A JP H02280249A JP 1102707 A JP1102707 A JP 1102707A JP 10270789 A JP10270789 A JP 10270789A JP H02280249 A JPH02280249 A JP H02280249A
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- Prior art keywords
- data
- cache memory
- cache
- processor
- memory
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
ｒ産業上の利用分野Ｊ
この発明は、コンピュータシステム等で用いられるキャ
ッシュメモリ制御装置、特にそのヒツト率の向上に関す
る。
ッシュメモリ制御装置、特にそのヒツト率の向上に関す
る。
一般に、高速プロセッサの動作遅延を防ぐため、低速で
ある主メモリとは別に、小容量の高速ローカルバッファ
であるキャッシュメモリヲ設ケることがある。キャッシ
ュメモリは、主メモリ内の使用頻度の高いデータ、ある
いは最後に使用されたデータ等を格納しておき、プロセ
ッサがメモリアクセスする際に、必要なデータがこのキ
ャッシュメモリ内にあれば、時間のかかる主メモリへの
アクセスが不必要となってシステムの性能が向上する。 第２図はこの関係を示す公知文献、例えば「日経エレク
トロニクスＪ ＆ ３８６９２０４〜２０７ （１９８
６−１−１３、日経マグロウヒル社発行）に示された概
念の構成ブロック図、第３図は従来のダイレクトマッデ
ド命令専用キャッシュメモリの構成ブロック図である。 第２図及び第３図において、プロセッサ（１３）はアド
レス信号（１）をキャッシュメモリ（１４）と主メモリ
（１５）に与える一方、キャッシュメモリ（１４）には
コード／データ識別信号（２）を送る。これらの応答は
、キャッシュメモリ（１４）又は主メモリ（１５）から
データ信号（１０）としてプロセッサ（１３）に伝えら
れる。ここで、キャッシュメモリ（１４）は、第３図に
詳細に示されるように、タグメモリ（３）、キャッシュ
メモリ内のデータが有効であることを示すバリッドビッ
ト（４）、データメモリ（５）、タグ比較器（６）プロ
セッサ（１３）が要求するデータを選択するデータマル
チプレクサ（７）及びプロセッサ（１３）とキャッシュ
メモリ（１４）の間でデータ信号（１０）の中介をする
データバッファ（１１）等の機能部分を備えている。 このような構成において、プロセッサ（１３）のリード
サイクル中、アドレス信号（１）のＡｍからＡＩ＋＋が
タグメモリ（３）とデータメモリ（５）の入力アドレス
となり、タグ比較器（６）はタグメモリ（３）の出力及
びバリッドビット（４）、並びにアドレス信号（１）の
Ａｎから＾−＋１により、ヒツトしたか否かの判定を行
い、ヒツト／ミス信号を出力する。アドレス信号（１）
の入力アドレスＡｍからＡｌ＋１がメモリ内に格納され
ており、ヒツトした場合は、データメモリ（５）よりの
出力により、データマルチプレクサ（７）でプロセッサ
（１３）が要求するデータが選択されて、データバッフ
ァ（１１）を介してデータ信号（１０）としてプロセッ
サ（１３）へ信号が返送される。 一方、ミスした場合は、主メモ！Ｊ （１５）から入力
アドレスに相当するデータがデータバッファ（１１）を
介してデータメモリ（５）に転送され、タグメモリ（３
）の格納内容が更新されると共に、プロセッサ（１３）
に要求データが返送される。 ここで、キャッシュメモリ（１４）は命令専用であるた
め、プロセッサ（１３）からのコード／データ識別信号
（２）が命令コード以外のデータである場合は、キャッ
シュイネーブル信号（９）が無意となり、キャッシュ動
作は行われず、プロセッサ（１３）ハ、主メモリ（１５
）へ直接アクセスすることになる。 〔発明が解決しようとする課題Ｊ 従来のキャッシュメモリ制御装置は、以上のような構処
であったので、命令フェッチ動作に対するヒツト率向上
を図るために命令専用キャッシュとした場合に、命令コ
ード以外のデータに対してキャツシュ１ａ この発明は、かかる課題を解決することを課題としてな
され九もので、命令フェッチ動作に対するヒツト率が命
令専用キャッシュと同等であり、かつ命令コード以外の
データに対してもキャッシュ動作が行えるキャッシュメ
モリ制御装置を得ることを目的とする。 〔課題を解決するための手段Ｊ この発明に係るキャッシュメモリ制御装置は、ヒツト／
ミス信号及びバリッドビット、並びにプロセッサのコー
ド／データ識別信号の三者を入力してキャッシュ動作を
行うか否かを判別するキャッシュイネーブル判定回路と
を有するものである。 〔作用Ｊ この発明によるキャッジ・ユイネーブル判定回路は、プ
ロセッサが要求するデータが命令コード以外のデータで
あっても、キャッシュメモリ内に無効データが格納され
ていれば、キャッシュに要求データをロードし、以後、
コードの場合と同様にキャッシュ動作を行うため、命令
以外のデータに対するアクセススピードが向上する。 プロセッサが要求するコマンドが命令コードである場合
は、命令専用キャッシュと同等のヒツト率となる。 【発明の実施例Ｊ 以下に，この発明の一実施例を第１図に基づｈて説明す
る。図中、第２図及び第３図と同一部分は同一符号をも
って示されている。 第１図に示す通り、この発明ではキャッシュイネーブル
判定回路（１２）が設けられる。このキャッシュイネー
ブル判定回路（１２）は、プロセッサ（１３）の発する
コード／データ識別信号（２）と、キャッシュメモリの
バリッドビット（４）及びコードピット（１１）とを入
力して、キャッシュイネーブル信号（９）を出力する。 この様な構成によるキャッシュメモリ制御装置において
は、プロセッサ（１３）のリードサイクルにおいて、プ
ロセッサ（１３）からのコード／データ識別信号（２）
が命令コードである場合は、従来の命令専用キャッシュ
と同様な動作を行う。 しかしながら、プロセッサ（１３）からのコード／デー
タ識別信号（２）が、命令コード以外のデータである場
合は次の動作を行う。 まず、ミスした場合バリッドビット（４）が有意である
と、キャッシュイネ−プル判定回路（１２）は、キャッ
シュイネーブル信号（９）を無意とし、プロセッサ（１
３）は主メモリ（１５）に直接アクセスし、キャッシュ
メモリ（１４）にはデータはロードされない。 一方バリッドビット（４）が無意であれば、キャッシュ
イネーブル判定回路（１２）はキャッシュイネーブル信
号（９）を有意とし、主メモリ（１５）からのデータが
キャッシュメモリ（１４）にロードされると共にプロセ
ッサ（１３）に返送される。 次に命令コード以外のデータでヒツトした場合、命令コ
ードの場合と同様にデータメモリ（５）からデータマル
チプレクサ（７）、データバッファ（１１）を介してデ
ータ信号（１０）が出力され、ヒツトサイクルが完結す
る。 上記の通り、この発明によれば、プロセッサ（１３）か
らの要求データが命令コードである場合は従来同様高速
キャッシュ動作を行うと共に、命令コード以外である場
合もキャッシュ動作を行うので、全体としてのヒツト率
が向上し、命令コード以外のデータに対するアクセスス
ピードが向上するものとなる。 なお、上記の実施例では、ダイレクトマツデド方式のキ
ャッシュメモリについて説明したが、フルアソシアティ
ブ・キャッシュ、セットアリシアテイプ・キャッシュ等
、他の方式のキャッシュメモリについても用いることが
できることは勿論である。 〔発明の効果Ｊ この発明は、以上説明したとおり、キャッシュイネーブ
ル判定回路を設けた構造としたことにより、ミス時にキ
ャッシュメモリに格納されたデータが無効である場合は
、プロセッサの要求データが命令コードであるか否かに
限らずキャッシュに要求データをロードするように構成
し、従来の命令専用キャッシュを用いた場合に比較して
、命令コード以外のデータに対するアクセススピードが
向上する効果がある。
ある主メモリとは別に、小容量の高速ローカルバッファ
であるキャッシュメモリヲ設ケることがある。キャッシ
ュメモリは、主メモリ内の使用頻度の高いデータ、ある
いは最後に使用されたデータ等を格納しておき、プロセ
ッサがメモリアクセスする際に、必要なデータがこのキ
ャッシュメモリ内にあれば、時間のかかる主メモリへの
アクセスが不必要となってシステムの性能が向上する。 第２図はこの関係を示す公知文献、例えば「日経エレク
トロニクスＪ ＆ ３８６９２０４〜２０７ （１９８
６−１−１３、日経マグロウヒル社発行）に示された概
念の構成ブロック図、第３図は従来のダイレクトマッデ
ド命令専用キャッシュメモリの構成ブロック図である。 第２図及び第３図において、プロセッサ（１３）はアド
レス信号（１）をキャッシュメモリ（１４）と主メモリ
（１５）に与える一方、キャッシュメモリ（１４）には
コード／データ識別信号（２）を送る。これらの応答は
、キャッシュメモリ（１４）又は主メモリ（１５）から
データ信号（１０）としてプロセッサ（１３）に伝えら
れる。ここで、キャッシュメモリ（１４）は、第３図に
詳細に示されるように、タグメモリ（３）、キャッシュ
メモリ内のデータが有効であることを示すバリッドビッ
ト（４）、データメモリ（５）、タグ比較器（６）プロ
セッサ（１３）が要求するデータを選択するデータマル
チプレクサ（７）及びプロセッサ（１３）とキャッシュ
メモリ（１４）の間でデータ信号（１０）の中介をする
データバッファ（１１）等の機能部分を備えている。 このような構成において、プロセッサ（１３）のリード
サイクル中、アドレス信号（１）のＡｍからＡＩ＋＋が
タグメモリ（３）とデータメモリ（５）の入力アドレス
となり、タグ比較器（６）はタグメモリ（３）の出力及
びバリッドビット（４）、並びにアドレス信号（１）の
Ａｎから＾−＋１により、ヒツトしたか否かの判定を行
い、ヒツト／ミス信号を出力する。アドレス信号（１）
の入力アドレスＡｍからＡｌ＋１がメモリ内に格納され
ており、ヒツトした場合は、データメモリ（５）よりの
出力により、データマルチプレクサ（７）でプロセッサ
（１３）が要求するデータが選択されて、データバッフ
ァ（１１）を介してデータ信号（１０）としてプロセッ
サ（１３）へ信号が返送される。 一方、ミスした場合は、主メモ！Ｊ （１５）から入力
アドレスに相当するデータがデータバッファ（１１）を
介してデータメモリ（５）に転送され、タグメモリ（３
）の格納内容が更新されると共に、プロセッサ（１３）
に要求データが返送される。 ここで、キャッシュメモリ（１４）は命令専用であるた
め、プロセッサ（１３）からのコード／データ識別信号
（２）が命令コード以外のデータである場合は、キャッ
シュイネーブル信号（９）が無意となり、キャッシュ動
作は行われず、プロセッサ（１３）ハ、主メモリ（１５
）へ直接アクセスすることになる。 〔発明が解決しようとする課題Ｊ 従来のキャッシュメモリ制御装置は、以上のような構処
であったので、命令フェッチ動作に対するヒツト率向上
を図るために命令専用キャッシュとした場合に、命令コ
ード以外のデータに対してキャツシュ１ａ この発明は、かかる課題を解決することを課題としてな
され九もので、命令フェッチ動作に対するヒツト率が命
令専用キャッシュと同等であり、かつ命令コード以外の
データに対してもキャッシュ動作が行えるキャッシュメ
モリ制御装置を得ることを目的とする。 〔課題を解決するための手段Ｊ この発明に係るキャッシュメモリ制御装置は、ヒツト／
ミス信号及びバリッドビット、並びにプロセッサのコー
ド／データ識別信号の三者を入力してキャッシュ動作を
行うか否かを判別するキャッシュイネーブル判定回路と
を有するものである。 〔作用Ｊ この発明によるキャッジ・ユイネーブル判定回路は、プ
ロセッサが要求するデータが命令コード以外のデータで
あっても、キャッシュメモリ内に無効データが格納され
ていれば、キャッシュに要求データをロードし、以後、
コードの場合と同様にキャッシュ動作を行うため、命令
以外のデータに対するアクセススピードが向上する。 プロセッサが要求するコマンドが命令コードである場合
は、命令専用キャッシュと同等のヒツト率となる。 【発明の実施例Ｊ 以下に，この発明の一実施例を第１図に基づｈて説明す
る。図中、第２図及び第３図と同一部分は同一符号をも
って示されている。 第１図に示す通り、この発明ではキャッシュイネーブル
判定回路（１２）が設けられる。このキャッシュイネー
ブル判定回路（１２）は、プロセッサ（１３）の発する
コード／データ識別信号（２）と、キャッシュメモリの
バリッドビット（４）及びコードピット（１１）とを入
力して、キャッシュイネーブル信号（９）を出力する。 この様な構成によるキャッシュメモリ制御装置において
は、プロセッサ（１３）のリードサイクルにおいて、プ
ロセッサ（１３）からのコード／データ識別信号（２）
が命令コードである場合は、従来の命令専用キャッシュ
と同様な動作を行う。 しかしながら、プロセッサ（１３）からのコード／デー
タ識別信号（２）が、命令コード以外のデータである場
合は次の動作を行う。 まず、ミスした場合バリッドビット（４）が有意である
と、キャッシュイネ−プル判定回路（１２）は、キャッ
シュイネーブル信号（９）を無意とし、プロセッサ（１
３）は主メモリ（１５）に直接アクセスし、キャッシュ
メモリ（１４）にはデータはロードされない。 一方バリッドビット（４）が無意であれば、キャッシュ
イネーブル判定回路（１２）はキャッシュイネーブル信
号（９）を有意とし、主メモリ（１５）からのデータが
キャッシュメモリ（１４）にロードされると共にプロセ
ッサ（１３）に返送される。 次に命令コード以外のデータでヒツトした場合、命令コ
ードの場合と同様にデータメモリ（５）からデータマル
チプレクサ（７）、データバッファ（１１）を介してデ
ータ信号（１０）が出力され、ヒツトサイクルが完結す
る。 上記の通り、この発明によれば、プロセッサ（１３）か
らの要求データが命令コードである場合は従来同様高速
キャッシュ動作を行うと共に、命令コード以外である場
合もキャッシュ動作を行うので、全体としてのヒツト率
が向上し、命令コード以外のデータに対するアクセスス
ピードが向上するものとなる。 なお、上記の実施例では、ダイレクトマツデド方式のキ
ャッシュメモリについて説明したが、フルアソシアティ
ブ・キャッシュ、セットアリシアテイプ・キャッシュ等
、他の方式のキャッシュメモリについても用いることが
できることは勿論である。 〔発明の効果Ｊ この発明は、以上説明したとおり、キャッシュイネーブ
ル判定回路を設けた構造としたことにより、ミス時にキ
ャッシュメモリに格納されたデータが無効である場合は
、プロセッサの要求データが命令コードであるか否かに
限らずキャッシュに要求データをロードするように構成
し、従来の命令専用キャッシュを用いた場合に比較して
、命令コード以外のデータに対するアクセススピードが
向上する効果がある。
第１図はこの発明の一実施例によるキャッシュメモリ制
御装置の構成ブロック図、第２図は命令キャッシュを用
いたメモリシステムのブロック図、第３図は従来の命令
専用キャッシュメモリ制御装置の構成ブロック図である
。 図において、（１）はアドレス信号、（２）はコード／
データ識別信号、（３）はタグメモ’） 、（４）はバ
リッドビット、（５）はデータメモリ、（７）はデータ
マルチプレクサ、（８）はヒツト／ミス信号、（９）は
キャッシュイネーブル信号、（１２）はキャッシュイネ
ーブル判定回路、（１３）はプロセッサ、（１４）はキ
ャッシュメモリ、（１５）は主メモリである。 なお、図中、同一符号は同一、又は相当部分を示す。
御装置の構成ブロック図、第２図は命令キャッシュを用
いたメモリシステムのブロック図、第３図は従来の命令
専用キャッシュメモリ制御装置の構成ブロック図である
。 図において、（１）はアドレス信号、（２）はコード／
データ識別信号、（３）はタグメモ’） 、（４）はバ
リッドビット、（５）はデータメモリ、（７）はデータ
マルチプレクサ、（８）はヒツト／ミス信号、（９）は
キャッシュイネーブル信号、（１２）はキャッシュイネ
ーブル判定回路、（１３）はプロセッサ、（１４）はキ
ャッシュメモリ、（１５）は主メモリである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- プロセツサの指示によりキャッシュメモリ内の該当デ
ータをプロセツサへ送出し、該当データが前記キャッシ
ュメモリ内に存在しない場合には主メモリより該当デー
タをキヤツシユメモリへロードするキャッシュメモリ制
御装置において、前記キャッシュメモリ内のバリッドビ
ットとヒット／ミス信号並びに前記プロセツサよりの信
号を入力して、前記プロセツサの要求データが命令コー
ド以外のデータであつて、前記キャッシュメモリ内の相
当アドレスのデータが無効である場合に前記キヤツシユ
メモリのロード動作を有効とし、前記キャッシュメモリ
内の相当アドレスのデータが有効でありかつミスした場
合に前記キヤツシユメモリへのロード動作を無効とする
キャッシュイネーブル判定回路を備えたことを特徴とす
るキャッシュメモリ制御装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102707A JPH02280249A (ja) | 1989-04-21 | 1989-04-21 | キヤツシユメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102707A JPH02280249A (ja) | 1989-04-21 | 1989-04-21 | キヤツシユメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280249A true JPH02280249A (ja) | 1990-11-16 |
Family
ID=14334741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102707A Pending JPH02280249A (ja) | 1989-04-21 | 1989-04-21 | キヤツシユメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280249A (ja) |
-
1989
- 1989-04-21 JP JP1102707A patent/JPH02280249A/ja active Pending
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