JPH0282331A - キヤツシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御方式に係り、特にマイク
ロプロセッサ等の高速動作に好適なキャッシュメモリの
高速ヒツト／ミスヒツト判定方式〔従来の技術〕 従来、キャッシュメモリの制御方式については、日経エ
レクトロニクス、１９８６年１月１３日号（第３８６号
）第２０４頁から第２０７頁に記載のように、主記憶を
複数のセットに分割し、さらにこのセットの中をいくつ
かのブロックに分け、キャッシュメモリには、このブロ
ック内に含まれるデータとブロックに付けたアドレス（
以下これをタグアドレスと呼ぶ）を格納し、キャッシュ
メモリ上に主記憶上のデータが存在するか否かの判定は
、前記セットにつけたアドレス（以下セットアドレスと
呼ぶ）によりキャッシュメモリ内に格納されたタグアド
レスを読み出し、これとデータ処理装置より与えられた
タグアドレスとを比較することにより行っていた。この
場合、比較結果が一致していた場合（これをキャツシュ
ヒツトと呼ぶ）にはキャッシュメモリ上に所望のデータ
が存在し、一致していない場合（これをキャッシュミス
ヒツトと呼ぶ）にはキャッシュメモリ上に所望のデータ
が存在しないことを示す。従来のキャッシュメモリの構
成を第３図に示す。

キャツシュヒツト率を向上させるためにキャッシュメモ
リ容量を大きくすると、ハードウェア量の制限より、セ
ットアソシアティブ又はダイレクトマツピング方式が採
用されるが、この際、アドレス変換不要のオフセット（
ＯＦＦＳＥＴ）のみでなく、アドレス変換れた物理ペー
ジＮｏ．の一部も一諸にタグモリを検素するアドレスと
して使用し、ヒツト／ミスヒツト判定を行っている。

〔発明が解決しようとする課題〕

」１記従来技術においては、キャッシュメモリのヒツト
／ミスヒツトの結果が論理アドレスから物理アドレスへ
変換され、タグメモリを検索した後判□明するため、ア
ドレス変換回路、タグメモリの２つのアクセスタイムに
より、データ処理装置の実行時間が制限を受けてしまう
という問題があった。特に近年、ＬＳＩ技術が発達し、
データ処理装置、特にマイクロプロセッサが高速化され
、１つの命令の実行時間がキャッシュメモリのアクセス
タイムに近づいてくると、キャッシュメモリのヒツト／
ミスヒツト判定を高速に行わねば、データ処理装置の性
能を充分引き出すことができない。

本発明の目的は、このヒツト／ミスヒツト判定を高速に
行い、データ処理装置の性能を充分生かすことができる
キャッシュメモリの制御方式を提供することにある。

〔課題を解決するための手段〕

上記目的は、データ処理装置のプログラムに於いては、
はとんどの場合、実行した命令の近辺の命令を実行する
というプログラムの局所性の着目し、前回アクセスペー
ジＮｏ．をレジスタに保持し、このレジスタ出力と、ア
ドレス変換されない０ＦＦＳＥＴによりタグメモリを検
索し、ヒツト／ミスヒツト判定することにより達成され
る。

〔作用〕

前回アクセスページＮｏ．レジスタは、キャッシュメモ
リに対するアドレスを常時出力しており、データ処理装
置から論理アドレスが出力されたことによるタグモリの
検索と並行して、アドレス変換された結果が前回アクセ
スページＮｏ．を比較され、一致結果が出力され、タグ
メモリ、前回アクセスページＮｏ．レジスタともにセッ
ト判定の時、データがデータ処理装置に送られる。

この様にタグ検索と、アドレス変換が並行処理可能とな
り、高速にキャツシュヒツト／ミス上９１〜判定が可能
となる。

〔実施例〕

以下本発明の一実施例を第１図、第２図により説明する
。第１図は、本発明を用いて構成したキャッシュメモリ
装置の構成、第２図は本キャッシュメモリ装置を使用し
たＣＰＵの構成を示す。キャッシュメモリ装置２０は、
データ処理装置７と主記憶９の間に置かれ、主記憶の高
速バッファとして動作する。さらにキャッシュメモリ装
置２０は、キャッシュメモリ２及びヒツト／ミスヒツト
判定を行うタグ比較器５などから構成される。第１図に
於いて、キャッシュメモリ２は、主記憶の何番地のデー
タの写しであるかを示すタグアドレス格納部（タグメモ
リ）と、データを格納するデータ格納部（データメモ１
月、及びデータ格納部中のデータが有効か否かを示すＶ
フラグ部より構成される。

データ処理装置から出力されたアドレス（論理アドレス
）は、論理ページＮｏ．と、０ＦＦＳＥＴアドレスに分
けられる。最近のデータ処理装置においては、１ページ
当り、ＩＫ〜８にバイトとなっている。

論理ページＮｏ．部は、アドレス変換回路１により実際
の主記憶上のページを示す物理ページＮｎに変換される
。この物理アドレスの下位部を用いて検索したキャッシ
ュメモリ２のタグ部内容タグｊが、アドレス上位部とタ
グ比較器５で比較され等しい時、ヒツトと判定し、タグ
判定に関与しないアドレス下位のブロックアドレスによ
り、１つのタグ１に付随したデータｉの中より所望のデ
ータをデータ選択回路２２により選択し、対応する有効
を示すＶフラグがセットされている時、アントゲ−１−
６の出力がデータ処理装置７に対し応答信号して返され
、同時にデータ選択回路２２の出力がデータ処理装置７
に返される。次に、タグ比較器５でミスヒツトと判定さ
れた場合、又は、データに対応する■フラグがセットさ
れていない場合には、アンド回路６により、キャッシュ
ミスヒツトとみなされ、データ処理装置７への応答は返
さず、バスインタフェース回路８へ、主記憶９からデー
タを持ってくることを要求する。この要求信号は、デー
タ処理装置７への応答の反転としてノットゲート８１を
経由してバスインタフェース回路８に接続される。以上
のキャッシュメモリ動作は公知である。本発明によるキ
ャッシュメモリ装置２０は、前記従来キャッシュメモリ
の構成に加え、前回アクセスした物理ページＨ［ｌの一
部を保持し、出力がキャッシュタグメモリ検索のインデ
ックスアドレスの一部となる前回アクセスページＮｏ．
レジスタ３と、このレジスタ出力と、物理ページＮｏ．
の一部が等しいかを判定するアクセスページ比較器４を
設け、この比較器４の出力もヒツト／ミスヒント出力を
行うアントゲ−１・６に入力されている。

次に上記２回路の動作を主に述べる。

まず、データ処理装置７からのアクセスがあると、アド
レス変換された物理ページＮｏの一部が前回アクセスペ
ージＮＯレジスタ３にセラ１−される。

次に再びデータ処理装置７からアクセスがあると、前回
アクセスページＮｏレジスタ３の出力と、アドレス変換
されない０ＦＦＳＥＴによりタグメモリが検索され、こ
の検索と並行してアドレス変換回路１を経由してきた物
理ページＮｏ．の一部が前回アクセスページＮｏ．レジ
スタ３の出力とアクセスページ比較器４により比較され
る。アクセスページ比較器４出力と、タグ比較器５の出
力と、■フラグの３つが全てヒツト及び有効を示す時、
キャッシュメモリヒツトと判定される。前回アクセスペ
ージＮｏ．レジスタ３へは、このアクセスの終了時点で
３１Ｅの物理ページＮｏ．の一部がセットされ、次回ア
クセスに備えられる。キャッシュメモリ２の構成として
、アクセスするアドレスが異なり、又ヒツト率を向上さ
せるため、命令用中キャッシュメモリとオペランド用キ
ャッシュメモリを持つ場合がある。この場合には、前回
アクセスページＮｏ．レジスタ３とアクセスページ比較
器４を、命令用とオペランド用それぞれに備えることも
可能である。この−実施例を第４図に示している。又、
キャッシュメモリ２は１セツ１−だが、前回アクセスペ
ージＮｏ．レジスタ３とアクセスページ比較器４を命令
用とオペランド用にそれぞれ持ち、データ処理装置７か
らの命令アクセスかデータアクセスかを示す信号により
出力を選択しタグメモリ検索とすることも可能である。

この場合は第５図に示すようにセレクタ３１．４１を設
けていずれか一方を選択する。

又、第６図に示すように、アクセスページ比較器４は１
セツ１−とすることも可能である。

本実施例によれば、アドレス変換されない０ＦＦＳＥＴ
部と前回アクセスページＮｏ．レジスタの内容をインデ
ックスアドレスとしてタグメモリを検索するため、デー
タ処理装置７がアクセス開始してからヒツト／ミスヒツ
ト判定が出るまでに、タグメモリータグ比較器→アンド
ゲートのパスで判定でき、アドレス変換回路１の変換時
間分だけ高速にヒツト／ミスヒツト判定を行うことが可
能となる。

〔発明の効果〕

本発明によれば、物理キャッシュ構成を採りながら、ア
ドレス変換時間がキャツシュヒツト判定時間から省け、
高速にキャツシュヒツト／ミスヒツト判定ができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例構成図、第２図は本発明を用
いたＣＰＵの一実施例構成図、第３図は従来方式による
キャッシュメモリ装置の一例を示す図、第４図、第５図
、第６図は本発明の応用例である。 １・・・アドレス変換回路、２・・・キャッシュメモリ
、３・・・前回アクセスページレジスタ、４・・・アク
セスページ比較器、５・・タグ比較器、２０・・・キャ
ッジ茶 乙 ロ

Claims (1)

1. 【特許請求の範囲】 １、論理ページＮｏ．とオフセットアドレスからなる論
   理アドレスのうち論理ページＮｏ．を物理ページＮｏ．
   に変換するアドレス変換手段と、ページアドレスを格納
   するタグメモリ及びページ単位のデータを格納するデー
   タメモリを有する物理キャッシュメモリと、タグメモリ
   の内容とアドレス変換された物理ページＮｏ．とを比較
   するタグ比較手段を備え、タグ比較手段の比較結果によ
   つて物理キャッシュメモリのヒット、ミスヒットを判定
   するキャッシュメモリ制御方式において、変換された物
   理ページＮｏ．を一時的に格納する前回アクセスページ
   Ｎｏ．レジスタと、該前回アクセスページＮｏ．レジス
   タの出力と今回の物理ページＮｏ．を比較する物理ペー
   ジＮｏ．比較手段を有し、該前回アクセスページＮｏ．
   レジスタおよびアドレス変換されないオフセットアドレ
   スによりタグ比較手段に出力すべきタグメモリの内容を
   読み出し、タグ比較手段の出力および該物理ページＮｏ
   ．比較手段の出力によつて物理キャッシュメモリのヒッ
   ト、ミスヒットを判定するようにしたことを特徴とする
   キャッシュメモリ制御方式。 ２、論理ページＮｏ．とオフセットアドレスからなる論
   理アドレスのうち、論理ページＮｏ．を物理ページＮｏ
   ．に変換するアドレス変換手段と、ページアドレスを格
   納するタグメモリおよびページ単位のデータを格納する
   データメモリを有する物理キャッシュメモリと、タグメ
   モリの内容とアドレス変換された物理ページＮｏ．とを
   比較するタグ比較手段を備え、タグ比較手段の比較結果
   によつて物理キャッシュメモリのヒット、ミスヒットを
   判定するキャッシュメモリ制御方式において、前回の物
   理ページＮｏ．の一部をラッチする前回アクセスページ
   Ｎｏ．レジスタを有し、該前回アクセスページＮｏ．レ
   ジスタの出力とアドレス変換されないオフツトアドレス
   により物理キャッシュメモリをアクセスするようにした
   ことを特徴とするキャッシュメモリ制御方式。 ３、アドレス変換された物理ページＮｏ．とアドレス変
   換されないオフセットアドレスによりアクセスされるタ
   グメモリとデータメモリからなる物理キャッシュを有し
   、タグメモリから読み出された内容と該物理ページＮｏ
   ．の関係により物理キャッシュメモリのヒット、ミスヒ
   ットを判定するキャッシュメモリ制御方式において、前
   回の物理ページＮｏ．を一時的にラッチし、このラッチ
   された前回アクセス物理ページＮｏ．と該オフセットア
   ドレスにより物理キャッシュをアクセスし、前回アクセ
   ス物理ページＮｏ．と今回の物理ページＮｏ．が等しい
   時、該物理キャッシュのアクセスを有効としたことを特
   徴とするキャッシュメモリ制御方式。 ４、論理アドレスを物理アドレスに変換した後で物理キ
   ャッシュメモリをアクセスするものにおいて、１つ前の
   ステップでアドレス変換された物理ページＮｏ．とアド
   レス変換されないオフセットアドレスにより物理キャッ
   シュをアクセスし、該１つ前の物理ページＮｏ．と現時
   点の物理ページＮｏ．が等しい時に該物理キャッシュメ
   モリのアクセスを有効としたことを特徴とするキャッシ
   ュメモリ制御方式。 ５、請求項１において、物理キャッシュメモリは、命令
   用とオペランド用に分けられ、それぞれに対応して、前
   回アクセスページＮｏ．レジスタと物理ページＮｏ．比
   較手段を設けたことを特徴とするキャッシュメモリ制御
   方式。 ６、請求項１において、前回アクセスページＮｏ．レジ
   スタと物理ページＮｏ．比較手段を命令用とオペランド
   用に夫々設け、データ処理装置からの命令アクセスかオ
   ペランドアクセスかを示す信号線により前回アクセスペ
   ージＮｏ．レジスタおよび物理ページＮｏ．比較手段の
   選択を行い物理キャッシュメモリのアクセスを行うよう
   にしたことを特徴とするキャッシュメモリ制御方式。