JPH01280924A - テスト機能を有する計数回路 - Google Patents
テスト機能を有する計数回路Info
- Publication number
- JPH01280924A JPH01280924A JP63110998A JP11099888A JPH01280924A JP H01280924 A JPH01280924 A JP H01280924A JP 63110998 A JP63110998 A JP 63110998A JP 11099888 A JP11099888 A JP 11099888A JP H01280924 A JPH01280924 A JP H01280924A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- counting
- counter circuit
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 36
- NPOJQCVWMSKXDN-UHFFFAOYSA-N Dacthal Chemical compound COC(=O)C1=C(Cl)C(Cl)=C(C(=O)OC)C(Cl)=C1Cl NPOJQCVWMSKXDN-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000012790 confirmation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト機能を有する計数回路に関する。
従来のこの種の計数回路の一例を第５図に、またそのタ
イムチャートを第６図に示す。
イムチャートを第６図に示す。
計数動作を確認するには、まず最初に、クリア信号ＯＬ
Ｅを“Ｈ”にして全桁の内容を全て“Ｌ ”としてから
計数を始め、全桁の内容が全て“Ｈ”となるまでクロッ
クＣＬＫに応答して計数動作をくり返し、各桁が“Ｈ”
となったら動作確認用のチエツク信号ＣＴ丁σでか“Ｌ
”になるので計数動作が正常に行われていることを確認
するようになっていた。
Ｅを“Ｈ”にして全桁の内容を全て“Ｌ ”としてから
計数を始め、全桁の内容が全て“Ｈ”となるまでクロッ
クＣＬＫに応答して計数動作をくり返し、各桁が“Ｈ”
となったら動作確認用のチエツク信号ＣＴ丁σでか“Ｌ
”になるので計数動作が正常に行われていることを確認
するようになっていた。
上述した従来の計数回路は、計数動作を確認するには、
全桁が“Ｌ １１から“°Ｈ°゛になるまで計数動作を
繰り返すのを待つ必要があるため、時間がかかるという
欠点がある。
全桁が“Ｌ １１から“°Ｈ°゛になるまで計数動作を
繰り返すのを待つ必要があるため、時間がかかるという
欠点がある。
本発明の計数回路は、データのプリセット機能を有せず
、かつ２Ｎ進の計数回路を構成するＮ個のＤ形フリップ
フロップと、 外部から供給されるテスト信号に応答して、前記２Ｎ進
計数回路を２Ｎ＝ｍｆｉを満たすｎ個のｍ進計数回路に
置換するように、 通常動作モードにおける入力から、前記り形フリップフ
ロップの反転出力に切り換えて該り形フリップフロップ
に入力する切換回路と、該切換回路が前置されたＤ形フ
リップフロップの１つ上位の桁のＤ形フリップフロップ
は、前記テスト信号がアクティブのときには前記切換回
路が前置されたＤ形フリップフロップの出力を入力とす
るように動作するゲート回路とを設けたことを特徴とす
る。
、かつ２Ｎ進の計数回路を構成するＮ個のＤ形フリップ
フロップと、 外部から供給されるテスト信号に応答して、前記２Ｎ進
計数回路を２Ｎ＝ｍｆｉを満たすｎ個のｍ進計数回路に
置換するように、 通常動作モードにおける入力から、前記り形フリップフ
ロップの反転出力に切り換えて該り形フリップフロップ
に入力する切換回路と、該切換回路が前置されたＤ形フ
リップフロップの１つ上位の桁のＤ形フリップフロップ
は、前記テスト信号がアクティブのときには前記切換回
路が前置されたＤ形フリップフロップの出力を入力とす
るように動作するゲート回路とを設けたことを特徴とす
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例であり、第２図はそのと
きのタイムチャートである。
きのタイムチャートである。
１はプリセット機能のないＤ形フリップフロップ、２は
ＡＮＤ回路、３は排他的論理和回路（以下ＥＸ−ＯＲ回
路と記す）、４はインバータ、５はＮＡＮＤＡＮＤ回路
切換回路、１７はＯＲ回路である。
ＡＮＤ回路、３は排他的論理和回路（以下ＥＸ−ＯＲ回
路と記す）、４はインバータ、５はＮＡＮＤＡＮＤ回路
切換回路、１７はＯＲ回路である。
４つのＤ形フリップフロップ１は１６進カウンタを構成
していること、また全桁が“Ｈ＋＋になるとチエツク信
号σＷ「σＴが“Ｌ ”となることは第５図と同様であ
る。特徴的なことは、テスト信号ＴＥＳＴを外部から供
給して、最上位桁から１桁下の桁のＤ形フリップフロッ
プへの入力を切換回路６を介して行なっていること及び
最上位桁への入力をＯＲ回路１７を介して行なっている
ことである。
していること、また全桁が“Ｈ＋＋になるとチエツク信
号σＷ「σＴが“Ｌ ”となることは第５図と同様であ
る。特徴的なことは、テスト信号ＴＥＳＴを外部から供
給して、最上位桁から１桁下の桁のＤ形フリップフロッ
プへの入力を切換回路６を介して行なっていること及び
最上位桁への入力をＯＲ回路１７を介して行なっている
ことである。
切換回路６は、テスト信号手ＴＥＳＴが“Ｈ”のときに
はｒｌ”Ｌ”のときには直上のＥＸ−ＯＲ回路の出力を
それぞれ受は入れる。また、ＯＲ回路１７と直前のＡＮ
Ｄ回路は、テスト信号ＴＥＳＴが“Ｈ”のときにはＱ２
１ “Ｌ”のときにはＱＯ，Ｑｌ及びＱｌの論理積を
それぞれ受は入れる。
はｒｌ”Ｌ”のときには直上のＥＸ−ＯＲ回路の出力を
それぞれ受は入れる。また、ＯＲ回路１７と直前のＡＮ
Ｄ回路は、テスト信号ＴＥＳＴが“Ｈ”のときにはＱ２
１ “Ｌ”のときにはＱＯ，Ｑｌ及びＱｌの論理積を
それぞれ受は入れる。
計数動作をテストする際、まず最初にクリア信号ＯＬＥ
を“Ｈ″にし、各桁のデータの内容をＬ”にする。そし
て計数動作のテストモードに入るためのテスト信号ＴＥ
ＳＴを、計数動作テストの間、“Ｈ”にする。
を“Ｈ″にし、各桁のデータの内容をＬ”にする。そし
て計数動作のテストモードに入るためのテスト信号ＴＥ
ＳＴを、計数動作テストの間、“Ｈ”にする。
この状態で、１つ目のクロックＣＬＫが入力されると計
数回路の出力Ｑｏ 、Ｑｌは “Ｈｏｏ となり、計数
動作のテストを開始する。２つ目のクロックＣＬＫが入
力すると、前述のＱＯ，Ｑｌが“Ｌ”となり、Ｑｌ、Ｑ
３が“Ｈ”となる、そして、３つ目のクロックＣＬＫが
入力すると、ＱＯ，Ｑｌも“Ｈ”となり計数回路の出力
Ｑ。〜Ｑ３の出力が全て“Ｈ”となるのでチエツク信号
ＣＷｒｒでは“Ｌ”となり、計数回路は動作テストを終
了とし、動作モードを通常の計数動作モードに切り換え
る。
数回路の出力Ｑｏ 、Ｑｌは “Ｈｏｏ となり、計数
動作のテストを開始する。２つ目のクロックＣＬＫが入
力すると、前述のＱＯ，Ｑｌが“Ｌ”となり、Ｑｌ、Ｑ
３が“Ｈ”となる、そして、３つ目のクロックＣＬＫが
入力すると、ＱＯ，Ｑｌも“Ｈ”となり計数回路の出力
Ｑ。〜Ｑ３の出力が全て“Ｈ”となるのでチエツク信号
ＣＷｒｒでは“Ｌ”となり、計数回路は動作テストを終
了とし、動作モードを通常の計数動作モードに切り換え
る。
このように、テストモードに入ると、１６進計数回路が
４進計数回路が２個あるように動作するため、計数動作
確認時間が１６進計数回路として動作する時と比べて短
縮できる。
４進計数回路が２個あるように動作するため、計数動作
確認時間が１６進計数回路として動作する時と比べて短
縮できる。
第３図は本発明の第２の実施例の回路図であり、第４図
はそのタイムチャートである。
はそのタイムチャートである。
７はデータプリセット機能のないＤ形フリップフロップ
、８はＡＮＤ回路、９はＥＸ−ＯＲ回路、ｉｏはインバ
ータ、１１はＮＡＮＤＡＮＤ回路は切換回路、１８はＯ
Ｒ回路である。
、８はＡＮＤ回路、９はＥＸ−ＯＲ回路、ｉｏはインバ
ータ、１１はＮＡＮＤＡＮＤ回路は切換回路、１８はＯ
Ｒ回路である。
第１図に示した第１の実施例が４つのＤ形フリップフロ
ップによって１６進カウンタを構成したのに対し、本実
施例は６つのＤ形フリップフロップで６４進カウンタを
構成している。
ップによって１６進カウンタを構成したのに対し、本実
施例は６つのＤ形フリップフロップで６４進カウンタを
構成している。
計数動作をテストする際、まず最初にクリア信号ＣＬＥ
を“Ｈ”にし、各桁のデータの内容を“’ Ｌ ”にす
る。そして計数動作のテストモードに入るためのテスト
信号ＴＥＳＴを計数動作確認の間、ＩＩ Ｈ１１にする
。
を“Ｈ”にし、各桁のデータの内容を“’ Ｌ ”にす
る。そして計数動作のテストモードに入るためのテスト
信号ＴＥＳＴを計数動作確認の間、ＩＩ Ｈ１１にする
。
この状態で、１つ目のクロックＣＬＫが入力されると計
数回路の出力Ｑｏ 、Ｑ２ 、Ｑ４のデータの内容が“
Ｈ１１となり、計数動作のテストを開始する。２つ目の
クロックＣＬＫが入力すると、前述のＱｏ 、Ｑ２ 、
Ｑ４が１１ Ｌ ｎとなり、ＱｌｌＱ３．Ｑ５が“Ｈ１
１となる。そして３つ目のクロックＣＬＫが入力すると
、Ｑｏ 、 Ｑ２ 、 Ｑ４ もｔｔ ＨＩＩとなり
、計数回路の出力が全て“Ｈ′″となるのでチエツク信
号σπτｍは“Ｌ”となり、計数回路の動作テストを終
了とし、動作モードを通常の計数動作モードに切り換え
る。
数回路の出力Ｑｏ 、Ｑ２ 、Ｑ４のデータの内容が“
Ｈ１１となり、計数動作のテストを開始する。２つ目の
クロックＣＬＫが入力すると、前述のＱｏ 、Ｑ２ 、
Ｑ４が１１ Ｌ ｎとなり、ＱｌｌＱ３．Ｑ５が“Ｈ１
１となる。そして３つ目のクロックＣＬＫが入力すると
、Ｑｏ 、 Ｑ２ 、 Ｑ４ もｔｔ ＨＩＩとなり
、計数回路の出力が全て“Ｈ′″となるのでチエツク信
号σπτｍは“Ｌ”となり、計数回路の動作テストを終
了とし、動作モードを通常の計数動作モードに切り換え
る。
このように、テストモードに入ると、６４進計数回路が
４進計数回路が３個あるように動作するため、計数動作
確認の時間が６４進計数回路として動作する時と比べて
短縮できる。
４進計数回路が３個あるように動作するため、計数動作
確認の時間が６４進計数回路として動作する時と比べて
短縮できる。
以上説明したように本発明は、データのプリセット機能
を有しないＤ形フリップフロップにより構成される計数
回路に、テストモードと通常の計数動作モードとを切り
換えてテストモード時には等価的に少ない桁数の計数回
路を構成することにより、計数動作のテストにかかる時
間を短縮できる効果がある。
を有しないＤ形フリップフロップにより構成される計数
回路に、テストモードと通常の計数動作モードとを切り
換えてテストモード時には等価的に少ない桁数の計数回
路を構成することにより、計数動作のテストにかかる時
間を短縮できる効果がある。
第１図、第３図は本発明の第１の実施例、第２の実施例
をそれぞれを示す回路図、第２図、第４図はこれらの実
施例のタイムチャート、第５図は従来例の回路図、第６
図はそのタイムチャートである。 １．７．１３・・・Ｄ形フリップフロップ、２，８゜１
４・・・ＡＮＤ回路、３．９．１５・・・排他的論理和
回路（ＥＸ−ＯＲ回路）、４．１０・・・インバータ、
５．１１．１６・・・ＮＡＮＤ回路、６．１２・・・切
換回路、１７．１８・・・ＯＲ回路。
をそれぞれを示す回路図、第２図、第４図はこれらの実
施例のタイムチャート、第５図は従来例の回路図、第６
図はそのタイムチャートである。 １．７．１３・・・Ｄ形フリップフロップ、２，８゜１
４・・・ＡＮＤ回路、３．９．１５・・・排他的論理和
回路（ＥＸ−ＯＲ回路）、４．１０・・・インバータ、
５．１１．１６・・・ＮＡＮＤ回路、６．１２・・・切
換回路、１７．１８・・・ＯＲ回路。
Claims (1)
- 【特許請求の範囲】 データのプリセット機能を有せず、かつ２＾Ｎ進の計数
回路を構成するＮ個のＤ形フリップフロップと、 外部から供給されるテスト信号に応答して、前記２＾Ｎ
進計数回路を２＾Ｎ＝ｍ＾ｎを満たすｎ個のｍ進計数回
路に置換するように、 通常動作モードにおける入力から、前記Ｄ形フリップフ
ロップの反転出力に切り換えて該Ｄ形フリップフロップ
に入力する切換回路と、 該切換回路が前置されたＤ形フリップフロップの１つ上
位の桁のＤ形フリップフロップは、前記テスト信号がア
クティブのときには前記切換回路が前置されたＤ形フリ
ップフロップの出力を入力とするように動作するゲート
回路とを設けたことを特徴とするテスト機能を有する計
数回路。 但し、ｍ、ｎは整数でｍ≧４である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110998A JPH01280924A (ja) | 1988-05-06 | 1988-05-06 | テスト機能を有する計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110998A JPH01280924A (ja) | 1988-05-06 | 1988-05-06 | テスト機能を有する計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280924A true JPH01280924A (ja) | 1989-11-13 |
Family
ID=14549810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110998A Pending JPH01280924A (ja) | 1988-05-06 | 1988-05-06 | テスト機能を有する計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01280924A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289591B2 (en) * | 2004-12-06 | 2007-10-30 | Hynix Semiconductor Inc. | Counter circuit for controlling off-chip driver |
| CN102346205A (zh) * | 2010-07-23 | 2012-02-08 | 飞兆半导体公司 | 无管脚测试模式 |
-
1988
- 1988-05-06 JP JP63110998A patent/JPH01280924A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289591B2 (en) * | 2004-12-06 | 2007-10-30 | Hynix Semiconductor Inc. | Counter circuit for controlling off-chip driver |
| CN102346205A (zh) * | 2010-07-23 | 2012-02-08 | 飞兆半导体公司 | 无管脚测试模式 |
| US8829932B2 (en) | 2010-07-23 | 2014-09-09 | Fairchild Semiconductor Corporation | No pin test mode |
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