JPH01282481A - 分散形タイミング信号発生装置 - Google Patents
分散形タイミング信号発生装置Info
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- JPH01282481A JPH01282481A JP63111669A JP11166988A JPH01282481A JP H01282481 A JPH01282481 A JP H01282481A JP 63111669 A JP63111669 A JP 63111669A JP 11166988 A JP11166988 A JP 11166988A JP H01282481 A JPH01282481 A JP H01282481A
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- Japan
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- timing
- signal
- pin
- timing signal
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、高時間精度の試験を行なうに好適とされた。
テスタの主要構成要素としての分散形タイミング信号発
生装置に関するものである。
生装置に関するものである。
［従来の技術］
これまでにあっては、特開昭６２−１２８８０号公報に
記載のように、周期Ｔの基準クロックから周期がＴの正
数倍とならないタイミング信号を作成するには、タイミ
ング設定データの演算処理によってタイミング信号作成
経路内の可変遅延回路を１個として、その作成されるタ
イミング信号の高時間精度化が図られている。なお、こ
の種の技術として関連するものには他に、例えば論文（
“インデイビジュアル シグナル パース キャリブレ
−ション フォー マキシマム タイミング アキュラ
シー イン ア ハイ ピンカウント ブイ・エル・ニ
ス・アイ テスト システム″（アイ・イー・イー・イ
ー インターナショナル テスト コンファレンス １
９８３、プロシーデインゲス（１９８３）第１８８〜１
９２頁）（“ＩＮＤＩＶＩＤＵＡＬ ５ＩＧＮＡＬＰＡ
ＴＩＩ ＣＡＬＩ［３１１ＡＴＩＯＮ ＦＯＲＭＡＸＩ
ＭＡＭ ＴＩＭＩＮＧ ＡＣＣＵＲＡＣＹＩＮ Ａ Ｉ
ＩＩＧＨＰＩＮＣＯＵＮＴ ＶＬＳＩ ＴＥＳＴ ＳＹ
ＳＴＥＭ”（ＩＥＥＥＩＮＴｌｉＲＮＡＴＩＯＮＡＬ
ＴＥＳＴ Ｃ０ＮＦＥＩＩＥＮＣＥ １９８３、ＰＲＯ
ＣＥＥＤ−ＩＮＧＳ （１９８３） ｐｐ、１８８〜１
９２） ）や、論文″オプティマイジイング ザ タイ
ミング アーキテクチャ−オブ ア ディジタル エル
・ニス・アイテスト システム″（アイ・イー・イー・
イー インタナショナル テスト コンファレンス １
９８３、プロシーデイゲス（１９８３）第２００〜２０
９頁（“ＯＰＴ−ＩＭＩＺＩＮＧ ＴＨＥ ＴＩＭＩＮ
Ｇ ＡＲＣｌｌＩＴＥＣＴｕＲＥ ＯＦ Ａ ＤＩＧＩ
ＴＡＬＬＳＴ ＴＥＳＴ ＳＹＳＴＥＭ”ＩＥＥＥ Ｉ
ＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ Ｃ０−ＮＦＥＲ
ＥＮＣＥ １９８３、ＰＲＯＣＥＥＤＩＮＧＳ（１９８
３）ＰＰ、２００〜２０９） ）が挙げられる。
記載のように、周期Ｔの基準クロックから周期がＴの正
数倍とならないタイミング信号を作成するには、タイミ
ング設定データの演算処理によってタイミング信号作成
経路内の可変遅延回路を１個として、その作成されるタ
イミング信号の高時間精度化が図られている。なお、こ
の種の技術として関連するものには他に、例えば論文（
“インデイビジュアル シグナル パース キャリブレ
−ション フォー マキシマム タイミング アキュラ
シー イン ア ハイ ピンカウント ブイ・エル・ニ
ス・アイ テスト システム″（アイ・イー・イー・イ
ー インターナショナル テスト コンファレンス １
９８３、プロシーデインゲス（１９８３）第１８８〜１
９２頁）（“ＩＮＤＩＶＩＤＵＡＬ ５ＩＧＮＡＬＰＡ
ＴＩＩ ＣＡＬＩ［３１１ＡＴＩＯＮ ＦＯＲＭＡＸＩ
ＭＡＭ ＴＩＭＩＮＧ ＡＣＣＵＲＡＣＹＩＮ Ａ Ｉ
ＩＩＧＨＰＩＮＣＯＵＮＴ ＶＬＳＩ ＴＥＳＴ ＳＹ
ＳＴＥＭ”（ＩＥＥＥＩＮＴｌｉＲＮＡＴＩＯＮＡＬ
ＴＥＳＴ Ｃ０ＮＦＥＩＩＥＮＣＥ １９８３、ＰＲＯ
ＣＥＥＤ−ＩＮＧＳ （１９８３） ｐｐ、１８８〜１
９２） ）や、論文″オプティマイジイング ザ タイ
ミング アーキテクチャ−オブ ア ディジタル エル
・ニス・アイテスト システム″（アイ・イー・イー・
イー インタナショナル テスト コンファレンス １
９８３、プロシーデイゲス（１９８３）第２００〜２０
９頁（“ＯＰＴ−ＩＭＩＺＩＮＧ ＴＨＥ ＴＩＭＩＮ
Ｇ ＡＲＣｌｌＩＴＥＣＴｕＲＥ ＯＦ Ａ ＤＩＧＩ
ＴＡＬＬＳＴ ＴＥＳＴ ＳＹＳＴＥＭ”ＩＥＥＥ Ｉ
ＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ Ｃ０−ＮＦＥＲ
ＥＮＣＥ １９８３、ＰＲＯＣＥＥＤＩＮＧＳ（１９８
３）ＰＰ、２００〜２０９） ）が挙げられる。
［発明が解決しようとする課題］
しかしながら、上記従来技術ではタイミング発生器の連
動動作や、タイミング発生器のスタート時間の制御しこ
ついては配慮がされておらず、テスタの１ピン当り一台
のタイミング発生器を搭載するパーピン方式のテスタに
とっては、ピン間のスキューを高精度に保証するには問
題がある。また、周期と遅延を作成するために独立した
カウンタが用いられており、パーピン方式のテスタにと
ってはそのハードウェア量が増大してしまうという不具
合がある。
動動作や、タイミング発生器のスタート時間の制御しこ
ついては配慮がされておらず、テスタの１ピン当り一台
のタイミング発生器を搭載するパーピン方式のテスタに
とっては、ピン間のスキューを高精度に保証するには問
題がある。また、周期と遅延を作成するために独立した
カウンタが用いられており、パーピン方式のテスタにと
ってはそのハードウェア量が増大してしまうという不具
合がある。
更に前記前者論文にはパーピン方式のテスタが記載され
ているも、タイミング発生器の構成や連動制御、更には
ドライバ用、入出力（Ｉｌｏ）制御用、コンパレータ用
タイミング信号の作成などについては言及されていない
ものとなっている。
ているも、タイミング発生器の構成や連動制御、更には
ドライバ用、入出力（Ｉｌｏ）制御用、コンパレータ用
タイミング信号の作成などについては言及されていない
ものとなっている。
後者論文による場合はまたドライバ用、コンパレータ用
タイミング信号作成について言及されているも、そのコ
ンパレータ用の比較タイミング信号はアナログ的に遅延
されていることから、高時間精度試験には不適当となっ
ている。
タイミング信号作成について言及されているも、そのコ
ンパレータ用の比較タイミング信号はアナログ的に遅延
されていることから、高時間精度試験には不適当となっ
ている。
本発明の目的は、タイミング発生器の連動動作やスター
ト時間制御が考慮された、高時間精度試験に好適とされ
たパーピン方式テスタ用分散形タイミング信号発生装置
を供するにある。また、本発明の他の目的は、ドライバ
用、入出力制御用、コンパレータ用タイミング信号が高
時間精度にして作成され得る分散形タイミング信号発生
装置、更に他の目的は、タイミング発生器のハードウェ
ア量が少なくて済まされる分散形タイミング信号発生装
置を供するにある。
ト時間制御が考慮された、高時間精度試験に好適とされ
たパーピン方式テスタ用分散形タイミング信号発生装置
を供するにある。また、本発明の他の目的は、ドライバ
用、入出力制御用、コンパレータ用タイミング信号が高
時間精度にして作成され得る分散形タイミング信号発生
装置、更に他の目的は、タイミング発生器のハードウェ
ア量が少なくて済まされる分散形タイミング信号発生装
置を供するにある。
［課題を解決するための手段］
上記目的は、ピン対応にスタート制御回路を設け、ピン
対応に設けられた１以上のタイミング発生温容々はその
スタート制御回路からの遅延スタート信号各々に応じ起
動されることで達成される。
対応に設けられた１以上のタイミング発生温容々はその
スタート制御回路からの遅延スタート信号各々に応じ起
動されることで達成される。
その他の目的はまたピン対応に設けられるタイミング発
生器としてドライバ用、入出力制御用、コンパレータ用
のものを具備することで達成される。
生器としてドライバ用、入出力制御用、コンパレータ用
のものを具備することで達成される。
更に他の目的は、タイミング発生温容々にはタイＳフグ
信号の周期と遅延を制御する、互いに連動制御される２
つのカウンタを具備することで達成される。
信号の周期と遅延を制御する、互いに連動制御される２
つのカウンタを具備することで達成される。
［作用コ
ピン対応に設けられたスタート制御回路各々には外部よ
り同一スタート信号が与えられるが、これにもとづきス
タート制御回路各々では自己に収容されている１以上の
タイミング発生温容々に対する起動タイミングを可変設
定値によって決定したうえ、それらタイミング発生器を
起動制御するように成っているものである。これにより
タイミング発生温容々からはまた可変設定値に応じたタ
イミング信号が時間精度大にして、しかも連動して得ら
れることになるものである。ピン対応に設けられるタイ
ミング発生器としてドライバ用、入出力制御用、コンパ
レータ用のものを具備する場合には、ドライバ用、入出
力制御用、コンパレータ用の各タイミング信号が容易に
得られるわけである。タイミング発生回路内に互いに連
動制御される２つのカウンタが具備される場合には、タ
イミング発生回路のハードウェア量が少なくて済まされ
るようになっているものである。
り同一スタート信号が与えられるが、これにもとづきス
タート制御回路各々では自己に収容されている１以上の
タイミング発生温容々に対する起動タイミングを可変設
定値によって決定したうえ、それらタイミング発生器を
起動制御するように成っているものである。これにより
タイミング発生温容々からはまた可変設定値に応じたタ
イミング信号が時間精度大にして、しかも連動して得ら
れることになるものである。ピン対応に設けられるタイ
ミング発生器としてドライバ用、入出力制御用、コンパ
レータ用のものを具備する場合には、ドライバ用、入出
力制御用、コンパレータ用の各タイミング信号が容易に
得られるわけである。タイミング発生回路内に互いに連
動制御される２つのカウンタが具備される場合には、タ
イミング発生回路のハードウェア量が少なくて済まされ
るようになっているものである。
［実施例コ
以下、本発明を第１図から第５図により説明する。
先ず本発明に係るパーピン方式のテスタについて説明す
れば、第１図はその概要構成を被試験素子とともに示し
たものである。図示のように本発明による分散形タイミ
ング信号発生装置９はテスタの主構成要素となっており
、ピン対応に設けられたタイミング発生ユニット４−１
〜４−ｎ、タイミング発生の基準としての基準クロック
を作成するシンセサイザ１、基準クロックをタイミング
発生ユニット４−１〜４−ｎ各々に分配する分配器３．
適当に発生されたスタート信号１００を同じくタイミン
グ発生ユニット４−１〜４−ｎ各々に分配する分配器２
より構成され、タイミング発生ユニット４−１〜４−ｎ
各々はまたスタート制御回路５およびタイミング発生器
６〜８より構成されたものとなっている。タイミング発
生ユニット４−１〜４−ｎ各々におけるスタート制御回
路５は同一構成とされるが、各種設定値が任意に設定可
とされている。このような事情はタイミング発生器６〜
８についても同様となっている。
れば、第１図はその概要構成を被試験素子とともに示し
たものである。図示のように本発明による分散形タイミ
ング信号発生装置９はテスタの主構成要素となっており
、ピン対応に設けられたタイミング発生ユニット４−１
〜４−ｎ、タイミング発生の基準としての基準クロック
を作成するシンセサイザ１、基準クロックをタイミング
発生ユニット４−１〜４−ｎ各々に分配する分配器３．
適当に発生されたスタート信号１００を同じくタイミン
グ発生ユニット４−１〜４−ｎ各々に分配する分配器２
より構成され、タイミング発生ユニット４−１〜４−ｎ
各々はまたスタート制御回路５およびタイミング発生器
６〜８より構成されたものとなっている。タイミング発
生ユニット４−１〜４−ｎ各々におけるスタート制御回
路５は同一構成とされるが、各種設定値が任意に設定可
とされている。このような事情はタイミング発生器６〜
８についても同様となっている。
以上のようにシンセサイザ１からの基準クロックは分配
器３を介し基準クロック１０２−１〜１０２−ｎとして
タイミング発生ユニット４−１〜４−ｎに分配される一
方、スタート信号１００もまた分配器２を介しスタート
信号１０１１〜１０１−ｎとしてタイミング発生ユニッ
ト４−１〜４−ｎ内スタート制御回路５に分配されるが
、例えばタイミング発生ユニット４−１での動作は第３
図に示すようである。即ち、スタート制御回路５ではス
タート信号１０１１は基準クロック１０２−１の分解能
で設定値に応じた時間だけ遅延され、タイミング発生器
６〜８別に遅延スタート信号１０３−１〜１０３−３と
して得られるようになっている。タイミング発生器６〜
８各々ではまた遅延スタート信号１０３−１〜１０３−
３と設定値とにもとづき、タイミング信号１０４−１〜
１０４−３を所望に発生するようになっているものであ
る。これらタイミング信号１０４−１〜１０４−３のう
ち、タイミング信号１０４−１は波形フォーマツタ１１
でパターン発生器１０からのテストパターン１７と合成
され、試験信号としてドライバ１４、Ｉ１０スイッチ１
５を介し被試験素子１６に印加されるようになっている
。また、タイミング信号１０４−２はテストパターン１
７とともにＩ１０制御部１２を介しＩ１０スイッチ１５
を開閉制御するものとなっている。更にタイミング信号
１０４−３は被試験素子１６からの出力信号をコンパレ
ータ１３でテストパターン１７と比較するタイミングを
指示するものとなっている。
器３を介し基準クロック１０２−１〜１０２−ｎとして
タイミング発生ユニット４−１〜４−ｎに分配される一
方、スタート信号１００もまた分配器２を介しスタート
信号１０１１〜１０１−ｎとしてタイミング発生ユニッ
ト４−１〜４−ｎ内スタート制御回路５に分配されるが
、例えばタイミング発生ユニット４−１での動作は第３
図に示すようである。即ち、スタート制御回路５ではス
タート信号１０１１は基準クロック１０２−１の分解能
で設定値に応じた時間だけ遅延され、タイミング発生器
６〜８別に遅延スタート信号１０３−１〜１０３−３と
して得られるようになっている。タイミング発生器６〜
８各々ではまた遅延スタート信号１０３−１〜１０３−
３と設定値とにもとづき、タイミング信号１０４−１〜
１０４−３を所望に発生するようになっているものであ
る。これらタイミング信号１０４−１〜１０４−３のう
ち、タイミング信号１０４−１は波形フォーマツタ１１
でパターン発生器１０からのテストパターン１７と合成
され、試験信号としてドライバ１４、Ｉ１０スイッチ１
５を介し被試験素子１６に印加されるようになっている
。また、タイミング信号１０４−２はテストパターン１
７とともにＩ１０制御部１２を介しＩ１０スイッチ１５
を開閉制御するものとなっている。更にタイミング信号
１０４−３は被試験素子１６からの出力信号をコンパレ
ータ１３でテストパターン１７と比較するタイミングを
指示するものとなっている。
以上タイミング発生ユニット４−１とこれに関連した動
作について述べたが、このような事情は他のタイミング
発生ユニット４−２〜４−ｎについても全く同様となっ
ている。
作について述べたが、このような事情は他のタイミング
発生ユニット４−２〜４−ｎについても全く同様となっ
ている。
スタート制御回路５は以上述べたようにタイミング発生
器６〜８各々を一般に相異なったタイミングで起動する
機能を有するが、第２図はその一例の具体的構成を示し
たものである。これによる場合、スタート制御回路５は
スタート信号１０１−１を基準クロック１０２−１の分
解能で順次遅延する、複数のＤ型フリップフロップより
なるシフトレジスタ５−１と、それらＤ型フリップフロ
ップのＱ出力の何れかを選択出力するセレクタ５−７〜
５−９と、基準クロック１０２−１の分解能で遅延量を
指示するオフセットレジスタ５−２、工１０デイレイレ
ジスタ５−３およびコンパレータデイレイレジスタ５−
４と、加算器５−５．５−６とから構成されたものとな
っている。遅延スタート信号１０３−１〜１０３−３各
々はスタート信号１０１−１をそれぞれ所定量遅延せし
めることによって得られるが、如何程遅延せしめられる
かはレジスタ５−２〜５−４各々に設定された設定値に
よっている。遅延スタート信号１０３−１については、
レジスタ５−２設定値×基準クロック１０２−１周期分
遅延されたものとしてセレクタ５−７より得られるよう
になっている。また、遅延スタート信号１０３−２ 、
１０３−３各々については、レジスタ５−２設定値とレ
ジスタ５−３．５−４設定値各々とが加算器５−５．５
−６で加算され、加算設定値ｘ甚慴クロック１０２−１
周期分遅延されたものとしてセレクタ５−８．５−９よ
り得られるものとなっている。レジスタ５−２〜５−４
への設定値の設定如何によって、遅延スタート信号１０
３−１〜１０３−３のスタート信号１０１−１に対する
遅延タイミングは様々に変化するところとなるものであ
る。
器６〜８各々を一般に相異なったタイミングで起動する
機能を有するが、第２図はその一例の具体的構成を示し
たものである。これによる場合、スタート制御回路５は
スタート信号１０１−１を基準クロック１０２−１の分
解能で順次遅延する、複数のＤ型フリップフロップより
なるシフトレジスタ５−１と、それらＤ型フリップフロ
ップのＱ出力の何れかを選択出力するセレクタ５−７〜
５−９と、基準クロック１０２−１の分解能で遅延量を
指示するオフセットレジスタ５−２、工１０デイレイレ
ジスタ５−３およびコンパレータデイレイレジスタ５−
４と、加算器５−５．５−６とから構成されたものとな
っている。遅延スタート信号１０３−１〜１０３−３各
々はスタート信号１０１−１をそれぞれ所定量遅延せし
めることによって得られるが、如何程遅延せしめられる
かはレジスタ５−２〜５−４各々に設定された設定値に
よっている。遅延スタート信号１０３−１については、
レジスタ５−２設定値×基準クロック１０２−１周期分
遅延されたものとしてセレクタ５−７より得られるよう
になっている。また、遅延スタート信号１０３−２ 、
１０３−３各々については、レジスタ５−２設定値とレ
ジスタ５−３．５−４設定値各々とが加算器５−５．５
−６で加算され、加算設定値ｘ甚慴クロック１０２−１
周期分遅延されたものとしてセレクタ５−８．５−９よ
り得られるものとなっている。レジスタ５−２〜５−４
への設定値の設定如何によって、遅延スタート信号１０
３−１〜１０３−３のスタート信号１０１−１に対する
遅延タイミングは様々に変化するところとなるものであ
る。
さて、遅延スタート信号１０３−１〜１０３−３各々に
もとづきタイミング発生器６〜８ではタイミング信号１
０４−１〜１０４−３を発生するが、第４図はタイミン
グ発生器の一例での具体的構成を示したものである。図
示の如くタイミング発生器６について示すが、タイミン
グ発生器７．８についても同様となっている。タイミン
グ発生器６内体は大別してレート発生部分６−１とフェ
ーズ発生部分６−２とからなり、レート発生部分６−１
ではタイミング信号１０４−１の周期が、また、フェー
ズ発生部分６−２ではその位相が制御されるものとなっ
ている。より具体的には、タイミング発生器６内にはタ
イミング信号１０４−１の周期を定めるレートレジスタ
６−１−４や、タイミング信号１０４−１の基準位相に
対する遅延量を定めるフェーズレジスタ６−２−１ｏお
よびデスキューレジスタ６−２−１１が設けられており
、これらレジスタ６−１−４．６−２−１０．６−２−
１１には設定値として例えばそれぞれ“５１１ 、 Ｔ
ＪＩ″、“０１′がバイナリデータとして設定され、こ
れら設定値にもとづきタイミング信号１０４−１の周期
と位相が制御されているものである。
もとづきタイミング発生器６〜８ではタイミング信号１
０４−１〜１０４−３を発生するが、第４図はタイミン
グ発生器の一例での具体的構成を示したものである。図
示の如くタイミング発生器６について示すが、タイミン
グ発生器７．８についても同様となっている。タイミン
グ発生器６内体は大別してレート発生部分６−１とフェ
ーズ発生部分６−２とからなり、レート発生部分６−１
ではタイミング信号１０４−１の周期が、また、フェー
ズ発生部分６−２ではその位相が制御されるものとなっ
ている。より具体的には、タイミング発生器６内にはタ
イミング信号１０４−１の周期を定めるレートレジスタ
６−１−４や、タイミング信号１０４−１の基準位相に
対する遅延量を定めるフェーズレジスタ６−２−１ｏお
よびデスキューレジスタ６−２−１１が設けられており
、これらレジスタ６−１−４．６−２−１０．６−２−
１１には設定値として例えばそれぞれ“５１１ 、 Ｔ
ＪＩ″、“０１′がバイナリデータとして設定され、こ
れら設定値にもとづきタイミング信号１０４−１の周期
と位相が制御されているものである。
以上のように設定値が設定された場合、比較器６−１−
６への比較値はレートレジスタ６−１−４からの設定値
ｕ ５ Ｈｕ （添字Ｈは１６進表示であることを示す
、以下同様）のうち、最下位ビットを除いたＬＬ ２
日Ｉ＋とされ、また、比較器６−１−７への比較値はそ
のＩＩ ２ 、、１″と設定値′″５Ｈ″の最下位ピン
トとの加算器６−１−５による加算値、即ち“３ 、１
１とされる。一方、フェーズレジスタ６−２−１０、デ
スキューレジスタ６−２−１１各々からの設定値１１３
．５１１． ｌｊＱ″′は加算器６−２−１２で加算
され新たな設定値ＬＬ ３ 、５ ＋＋として得られる
が、このうち、小数点以下の“’０．５”は可変遅延回
路６−２−９に与えられるようになっている。設定値”
３ 、５″′の整数部１１３ Ｈｌｌのうち、最下位
ビットを除いたｌ１ｌＨＩ＋は比較器６−２−１への比
較値として、その最下位ビット″１□″はまたデマルチ
プレクサ６−２−３への設定値として用いられている。
６への比較値はレートレジスタ６−１−４からの設定値
ｕ ５ Ｈｕ （添字Ｈは１６進表示であることを示す
、以下同様）のうち、最下位ビットを除いたＬＬ ２
日Ｉ＋とされ、また、比較器６−１−７への比較値はそ
のＩＩ ２ 、、１″と設定値′″５Ｈ″の最下位ピン
トとの加算器６−１−５による加算値、即ち“３ 、１
１とされる。一方、フェーズレジスタ６−２−１０、デ
スキューレジスタ６−２−１１各々からの設定値１１３
．５１１． ｌｊＱ″′は加算器６−２−１２で加算
され新たな設定値ＬＬ ３ 、５ ＋＋として得られる
が、このうち、小数点以下の“’０．５”は可変遅延回
路６−２−９に与えられるようになっている。設定値”
３ 、５″′の整数部１１３ Ｈｌｌのうち、最下位
ビットを除いたｌ１ｌＨＩ＋は比較器６−２−１への比
較値として、その最下位ビット″１□″はまたデマルチ
プレクサ６−２−３への設定値として用いられている。
加算器６−２−１３ではレートレジスタ６−１−４から
の設定値最下位ビットｌ１ｌＨ１１と既述の整数部１１
３ 、 ＩＩとが加算され、加算結果１１４ ｌ（＋＋
の最下位ビット“ＯＨ″はデマルチプレクサ６−２−４
への設定値として、その上位２ビツト１１２． ＋＋は
比較器６−２−２への比較値として用いられるようにな
っている。
の設定値最下位ビットｌ１ｌＨ１１と既述の整数部１１
３ 、 ＩＩとが加算され、加算結果１１４ ｌ（＋＋
の最下位ビット“ＯＨ″はデマルチプレクサ６−２−４
への設定値として、その上位２ビツト１１２． ＋＋は
比較器６−２−２への比較値として用いられるようにな
っている。
さて、以上のような設定値が設定された条件下での動作
について第５図を参照しつつ説明すれば。
について第５図を参照しつつ説明すれば。
遅延スタート信号１０３−１がスタート制御回路５より
出力されない間は、１／２分周器６−１−１はリセット
状態におかれているが、遅延スタート信号１０３−１の
出現によって１／２分周器６−１−１は初めて基準クロ
ック１０２−１を分周し得るものどなっている。一方、
オツドレートカウンタ（８ビツト＞６−１−２およびイ
ーブンレートカウンタ （８ビツト）６−１−３は遅延
スタート信号１０３−１の出現前はそれぞれｌ（ＦＦｌ
、、１１ 、１１８ Ｆ Ｈｎに強制的にプリセット
された状態にあるが、遅延スタート信号１０３−１の出
現によってそのプリセット状態は解除されるとともに、
１／２分周器６−１−１からの１／２分周クロックをカ
ウントするようになっている。これらカウンタ６−１−
２゜６−１−３各々はそのカウント値が比較器６−１−
６．６−１−７で既述の比較値ＩＩ ２．１１Ｉ 、
１１３ 、、 ＋＋と一致した場合には、その−救出力
をして互いに相手方のカウンタを次の最初の１／２分周
クロックによってリセットすることから、結局カウンタ
６−１−２．６−１−３は７進カウンタとしての動作を
繰り返すものとなっている。これらカウンタ６−１−２
．６−１−３各々のカウント値はまた比較器６−２−１
．６−２−２でそれぞれ比較値ＬＬ Ｉ ＨＩＩ 、
ＩＩ ２ ＨＩＩと比較されており、一致した場合に
は１／２分周クロックのローレベル状態をタイミングと
して一致出力が比較器６−２−１゜６−２−２より得ら
れるようになっている。このうち、比較器６−２−１か
らの一致出力はデマルチプレクサ６−２−３への設定値
１４１ＨＩＩによって、デマルチプレクサ６−２−３、
オアゲート６−２−５を介しＤ型フリップフロップ６−
２−６に基準クロック１０２−１によって取込された後
は、オアゲート６−２−７．０型フリップフロップ６−
２−８を介し可変遅延回路６−２−９に１・１７２分周
クロック周期分遅延されて出力されるようになっている
。一方、比較器６−２−２からの一致出力はデマルチプ
レクサ６−２−４への設定値゛１０Ｈ“によって、デマ
ルチプレクサ６−２−４、オアゲート６−２−７を介し
Ｄ型フリップフロップ６−２−８に基準クロック１０２
−１によって取込されたうえ可変遅延回路６−２−９に
出力されるようになっている。Ｄ型フリップフロップ６
−２−８の出力は設定値Ｌｔ Ｑ 、 ５７１にもとづ
き１／２・基準クロンク周期分だけ遅延され、タイミン
グ信号１０４−１として得られるものである。因みに第
５図中点線表示はフェーズレジスタ６−２−１０への設
定値として１１０１１が設定され、他の設定値は何等変
更されない場合でのものを示す。
出力されない間は、１／２分周器６−１−１はリセット
状態におかれているが、遅延スタート信号１０３−１の
出現によって１／２分周器６−１−１は初めて基準クロ
ック１０２−１を分周し得るものどなっている。一方、
オツドレートカウンタ（８ビツト＞６−１−２およびイ
ーブンレートカウンタ （８ビツト）６−１−３は遅延
スタート信号１０３−１の出現前はそれぞれｌ（ＦＦｌ
、、１１ 、１１８ Ｆ Ｈｎに強制的にプリセット
された状態にあるが、遅延スタート信号１０３−１の出
現によってそのプリセット状態は解除されるとともに、
１／２分周器６−１−１からの１／２分周クロックをカ
ウントするようになっている。これらカウンタ６−１−
２゜６−１−３各々はそのカウント値が比較器６−１−
６．６−１−７で既述の比較値ＩＩ ２．１１Ｉ 、
１１３ 、、 ＋＋と一致した場合には、その−救出力
をして互いに相手方のカウンタを次の最初の１／２分周
クロックによってリセットすることから、結局カウンタ
６−１−２．６−１−３は７進カウンタとしての動作を
繰り返すものとなっている。これらカウンタ６−１−２
．６−１−３各々のカウント値はまた比較器６−２−１
．６−２−２でそれぞれ比較値ＬＬ Ｉ ＨＩＩ 、
ＩＩ ２ ＨＩＩと比較されており、一致した場合に
は１／２分周クロックのローレベル状態をタイミングと
して一致出力が比較器６−２−１゜６−２−２より得ら
れるようになっている。このうち、比較器６−２−１か
らの一致出力はデマルチプレクサ６−２−３への設定値
１４１ＨＩＩによって、デマルチプレクサ６−２−３、
オアゲート６−２−５を介しＤ型フリップフロップ６−
２−６に基準クロック１０２−１によって取込された後
は、オアゲート６−２−７．０型フリップフロップ６−
２−８を介し可変遅延回路６−２−９に１・１７２分周
クロック周期分遅延されて出力されるようになっている
。一方、比較器６−２−２からの一致出力はデマルチプ
レクサ６−２−４への設定値゛１０Ｈ“によって、デマ
ルチプレクサ６−２−４、オアゲート６−２−７を介し
Ｄ型フリップフロップ６−２−８に基準クロック１０２
−１によって取込されたうえ可変遅延回路６−２−９に
出力されるようになっている。Ｄ型フリップフロップ６
−２−８の出力は設定値Ｌｔ Ｑ 、 ５７１にもとづ
き１／２・基準クロンク周期分だけ遅延され、タイミン
グ信号１０４−１として得られるものである。因みに第
５図中点線表示はフェーズレジスタ６−２−１０への設
定値として１１０１１が設定され、他の設定値は何等変
更されない場合でのものを示す。
したがって、実際に作成されるタイミング信号１０４−
１の周期はレートレジスタ６−１−４への設定値ＩＩ
５ ＩＩにＩＩ ２ ＩＩが加算されたＩＩ ７ ＩＩ
即ち、基準クロック１０２−１の７周期分となる。一方
、遅延量はフェーズレジスタ６−２−１０への設定値と
デスキューレジスタ６−２−１１への設定値との加算値
となることが知れる。
１の周期はレートレジスタ６−１−４への設定値ＩＩ
５ ＩＩにＩＩ ２ ＩＩが加算されたＩＩ ７ ＩＩ
即ち、基準クロック１０２−１の７周期分となる。一方
、遅延量はフェーズレジスタ６−２−１０への設定値と
デスキューレジスタ６−２−１１への設定値との加算値
となることが知れる。
なお、以上の説明ではタイミング発生器は１つのレート
発生部分およびフェーズ発生部分よりなるものとして説
明されているが、レート発生部分に対して複数のフェー
ズ発生部分を並列的に接続することも可能となっている
。また、ピン単位にタイミング発生ユニットが設けられ
ているが、数ピン単位にタイミング発生ユニットを設け
ることも可能となっている。
発生部分およびフェーズ発生部分よりなるものとして説
明されているが、レート発生部分に対して複数のフェー
ズ発生部分を並列的に接続することも可能となっている
。また、ピン単位にタイミング発生ユニットが設けられ
ているが、数ピン単位にタイミング発生ユニットを設け
ることも可能となっている。
以上説明したように、以上の実施例によれば複数のタイ
ミング発生ユニットを連動して動作させ得、各タイミン
グ発生ユニット内スタート制御回路によっては複数のタ
イミング発生器を相異なるタイミングで起動し得ること
になる。また、各タイミング発生器内ではオツドレート
カウンタ、イーブンレートカウンタといった、２つのカ
ウンタが連動制御されているため、タイミング信号の２
周期に亘って遅延を設定し得ることになる。しかも、１
／２分周された基準クロックでそれらカウンタを動作さ
せているため、カウンタの上限動作周波数の２倍までの
周波数をシンセサイザで任意に発生して使用することが
可能となる。
ミング発生ユニットを連動して動作させ得、各タイミン
グ発生ユニット内スタート制御回路によっては複数のタ
イミング発生器を相異なるタイミングで起動し得ること
になる。また、各タイミング発生器内ではオツドレート
カウンタ、イーブンレートカウンタといった、２つのカ
ウンタが連動制御されているため、タイミング信号の２
周期に亘って遅延を設定し得ることになる。しかも、１
／２分周された基準クロックでそれらカウンタを動作さ
せているため、カウンタの上限動作周波数の２倍までの
周波数をシンセサイザで任意に発生して使用することが
可能となる。
［発明の効果］
以上説明したように本発明によれば、ピン対応に設けら
れたスタート制御回路はスタート信号にもとづき１以上
のタイミング発生器を相異なるタイミングで起動し得る
ことから、各種タイミング信号の発生をスタート信号だ
けによって連動制御し得るばかりか、ピン間スキューを
高時間精度で保証しつつ広範囲に亘って各種タイミング
信号を発生し得ることになる。また、タイミング発生器
としてドライバ用、入出力制御用、コンパレータ用のも
のを備える場合には、それらタイミングも容易に発生し
得ることになる。更に、タイミング発生器がタイミング
信号の周期と遅延を制御する、互いに連動制御される２
つのカウンタを以て構成される場合は、そのハードウェ
ア量が少なくて済まされることになる。
れたスタート制御回路はスタート信号にもとづき１以上
のタイミング発生器を相異なるタイミングで起動し得る
ことから、各種タイミング信号の発生をスタート信号だ
けによって連動制御し得るばかりか、ピン間スキューを
高時間精度で保証しつつ広範囲に亘って各種タイミング
信号を発生し得ることになる。また、タイミング発生器
としてドライバ用、入出力制御用、コンパレータ用のも
のを備える場合には、それらタイミングも容易に発生し
得ることになる。更に、タイミング発生器がタイミング
信号の周期と遅延を制御する、互いに連動制御される２
つのカウンタを以て構成される場合は、そのハードウェ
ア量が少なくて済まされることになる。
第１図は、本発明による分散形タイミング信号発生装置
を含むパーピン方式テスタの一例での概要構成を示す図
、第２図は、その要部としてのスタート制御回路の一例
での具体的構成を示す図、第３図は、そのスタート制御
回路の動作を説明するための要部入出力信号波形を示す
図、第４図は、第１図における要部としてのタイミング
発生器の一例での具体的構成を示す図、第５図は、その
動作を説明するための要部入出力信号波形を示す図であ
る。 １・・・シンセサイザ、２，３・・・分配器、４−１〜
４−ｎ・・・タイミング発生ユニット、５・・・スター
ト制御回路、６〜８・・・タイミング発生器、６−１−
２・・・オツドレートカウンタ、６−１−３・・・イー
ブンレートカウンタ。 代理人 弁理士 秋 本 正 実 第２図
を含むパーピン方式テスタの一例での概要構成を示す図
、第２図は、その要部としてのスタート制御回路の一例
での具体的構成を示す図、第３図は、そのスタート制御
回路の動作を説明するための要部入出力信号波形を示す
図、第４図は、第１図における要部としてのタイミング
発生器の一例での具体的構成を示す図、第５図は、その
動作を説明するための要部入出力信号波形を示す図であ
る。 １・・・シンセサイザ、２，３・・・分配器、４−１〜
４−ｎ・・・タイミング発生ユニット、５・・・スター
ト制御回路、６〜８・・・タイミング発生器、６−１−
２・・・オツドレートカウンタ、６−１−３・・・イー
ブンレートカウンタ。 代理人 弁理士 秋 本 正 実 第２図
Claims (1)
- 【特許請求の範囲】 １、パーピン方式テスタの主要構成要素としての分散形
タイミング信号発生装置であって、基準クロックを作成
するシンセサイザと、スタート信号、上記基準クロック
各々をピン別に分配する分配器と、ピン対応に設けられ
、上記分配器からのスタート信号および基準クロックに
もとづき該スタート信号を１以上の相異なる可変遅延タ
イミングで出力するスタート制御回路と、該回路より可
変遅延タイミングで出力されるスタート信号各々によっ
て起動され、タイミング信号を周期および位相可変とし
て発生するタイミング発生器とを有してなる構成を特徴
とする分散形タイミング信号発生装置。 ２、請求項１において、ピン対応に設けられるタイミン
グ発生器は、ドライバ用、入出力制御用、コンパレータ
用のものとされる分散形タイミング信号発生装置。 ３、請求項１、２の何れかにおいて、タイミング発生器
には、タイミング信号の周期と位相を制御する、互いに
連動制御される２つのカウンタが具備される分散形タイ
ミング信号発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111669A JP2609284B2 (ja) | 1988-05-10 | 1988-05-10 | 分散形タイミング信号発生装置 |
| US07/349,267 US5153883A (en) | 1988-05-10 | 1989-05-08 | Distributed timing signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111669A JP2609284B2 (ja) | 1988-05-10 | 1988-05-10 | 分散形タイミング信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282481A true JPH01282481A (ja) | 1989-11-14 |
| JP2609284B2 JP2609284B2 (ja) | 1997-05-14 |
Family
ID=14567178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111669A Expired - Lifetime JP2609284B2 (ja) | 1988-05-10 | 1988-05-10 | 分散形タイミング信号発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5153883A (ja) |
| JP (1) | JP2609284B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008058196A (ja) * | 2006-08-31 | 2008-03-13 | Yokogawa Electric Corp | 半導体試験装置及び方法並びに半導体試験シミュレーション装置 |
| JP2008134090A (ja) * | 2006-11-27 | 2008-06-12 | Yokogawa Electric Corp | 半導体試験装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127011A (en) * | 1990-01-12 | 1992-06-30 | International Business Machines Corporation | Per-pin integrated circuit test system having n-bit interface |
| DE69100204T2 (de) * | 1991-11-11 | 1994-01-13 | Hewlett Packard Gmbh | Einrichtung zur Erzeugung von Testsignalen. |
| JPH06148279A (ja) * | 1992-10-30 | 1994-05-27 | Yokogawa Hewlett Packard Ltd | 電子デバイス試験・測定装置、およびそのタイミングならびに電圧レベル校正方法 |
| JPH07280883A (ja) * | 1994-04-04 | 1995-10-27 | Advantest Corp | 半導体試験装置 |
| FR2733058B1 (fr) * | 1995-04-11 | 1997-05-30 | Schlumberger Ind Sa | Procede et equipement de test automatique en parallele de composants electroniques |
| FR2733324B1 (fr) * | 1995-04-19 | 1997-05-30 | Schlumberger Ind Sa | Procede et equipement de test automatique en parallele de composants electroniques |
| DE69700660T2 (de) | 1997-05-30 | 2000-02-10 | Hewlett-Packard Co., Palo Alto | Mehrkanalanordnung mit einem unabhängigen Taktsignal pro Kanal |
| US6976183B2 (en) * | 2001-11-09 | 2005-12-13 | Teradyne, Inc. | Clock architecture for a frequency-based tester |
| JP4425537B2 (ja) * | 2002-10-01 | 2010-03-03 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
| EP1610137B1 (en) * | 2004-06-24 | 2009-05-20 | Verigy (Singapore) Pte. Ltd. | Per-pin clock synthesis |
| US20060242473A1 (en) * | 2005-04-07 | 2006-10-26 | Wahl Mark A | Phase optimization for data communication between plesiochronous time domains |
| US7623984B2 (en) * | 2007-03-23 | 2009-11-24 | Advantest Corporation | Test apparatus and electronic device |
| US9488674B2 (en) | 2014-07-09 | 2016-11-08 | Infineon Technologies Ag | Testing device and a circuit arrangement |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU530415B2 (en) * | 1978-06-02 | 1983-07-14 | International Standard Electric Corp. | Integrated circuits |
| US4517661A (en) * | 1981-07-16 | 1985-05-14 | International Business Machines Corporation | Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit |
| FR2523789B1 (fr) * | 1982-03-19 | 1985-01-04 | Thomson Csf | Dispositif de generation de signaux de test d'equipements electroniques |
| US4849702A (en) * | 1983-08-01 | 1989-07-18 | Schlumberger Techologies, Inc. | Test period generator for automatic test equipment |
| JPH0641966B2 (ja) * | 1984-02-15 | 1994-06-01 | 株式会社アドバンテスト | パタ−ン発生装置 |
| JP2539600B2 (ja) * | 1985-07-10 | 1996-10-02 | 株式会社アドバンテスト | タイミング発生装置 |
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
| JPS62184373A (ja) * | 1986-02-07 | 1987-08-12 | Ando Electric Co Ltd | 試験信号発生回路 |
| US4827437A (en) * | 1986-09-22 | 1989-05-02 | Vhl Associates, Inc. | Auto calibration circuit for VLSI tester |
| JPH0746378B2 (ja) * | 1986-11-14 | 1995-05-17 | 株式会社東芝 | Ｉｃカード |
| US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
-
1988
- 1988-05-10 JP JP63111669A patent/JP2609284B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-08 US US07/349,267 patent/US5153883A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008058196A (ja) * | 2006-08-31 | 2008-03-13 | Yokogawa Electric Corp | 半導体試験装置及び方法並びに半導体試験シミュレーション装置 |
| JP2008134090A (ja) * | 2006-11-27 | 2008-06-12 | Yokogawa Electric Corp | 半導体試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5153883A (en) | 1992-10-06 |
| JP2609284B2 (ja) | 1997-05-14 |
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Legal Events
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