JPH01282927A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は二重積分型のＡ／Ｄ変換器に関し、更に詳しく
は、応答速度を損なうことなく、高分解能化を図ること
の出来るＡ／Ｄ変換器に関する。

（従来の技術） 第８図は、従来公知の二重積分型Ａ／Ｄ変換器の構成ブ
ロック図である０図においてＳｌは入力アナログ信号Ｅ
ｘと基準信号Ｅｓとを切り替えて取り出すスイッチ、Ｉ
ＮＴはスイッチＳ１で取り出された信号を積分する積分
器で、抵抗Ｒ、コンデンサＣ１増幅器Ａ及びコンデンサ
Ｃと並列に接続されなスイッチＳ２で構成されている。

ＣＰは積分器の出力と、コモン電位とを比較する比較器
、Ｏ８はタロツク発信器でスイッチＳ１゜Ｓ２のオンオ
フを制御している。ＣＵはクロックを計数するカウンタ
で、比較器ＣＰからの信号でその計数動作が制御される
。ＤＳはカウンタの出力を表示する表示器である。

スイッチＳ１は、初めに、一定の時間Ｔｓだけ入力信号
Ｅｘを第９図に示すように積分器ＩＮＴに入力させる。

これによって積分器ＩＮＴの出力は、第１０図に示すよ
うに変化し、Ｔｓ後の積分器出力Ｅｏは（１）式で表さ
れる。

Ｅｏ＝　（−Ｅｘ／　（Ｃ−Ｒ））−Ｔｓ・・・・・・
（１） 次にスイッチＳ１は基準電圧Ｅｓを第９図に示すように
積分器ＩＮ’ｒ’に入力させる。

第１０図は積分器ＩＮＴの出力電圧Ｅｏの変化を示す線
図であり、このときの積分器出力ＥＯは（２）式で表さ
れる。

Ｅ　ｏ　＝　（−Ｅ　ｘ　／　（Ｃ−Ｒ）　ｌ　・Ｔ　
ｓ＋　　（Ｅｓ／　（Ｃ−Ｒ）ｌ　　・　ｔ・・・・・
・　（２） ここで出力電圧ＥＯが零になるまでの時間をＴＸとする
と、（３）式が得られる。

Ｅｘ＝　（’ｒ’ｘ／Ｔｓ）　・Ｂｓ−＝＝　（３）従
って積分時間Ｔｓ、基準電圧Ｆ、ｓが一定であれば、入
力信号Ｅｘは、Ｔｘ即ちスイッチＳ１が基準電圧Ｅｓ側
に接続されてから、出力電圧Ｅ。

が零になるまでの時間をカウンタＣＵで計数することに
よって、カウンタ内に入力アナログ信号ＥＸに対応した
デジタル信号を得ることができる。

（発明が解決しようとする課題） このような構成のＡ／Ｄ変換器は、積分定数ＣＲ及びタ
ロツク周波数のドリフトが誤差にならない等の特徴があ
る。しかしながらＡ／Ｄ変換の精度を上げるなめには、
タロツク周波数を高くするか、積分時間を長くする必要
がある。

ここでタロツク周波数を高くすると、高周波用の回路部
品を使用しなくてはならないと言う問題点があり、積分
時間を長くすると、応答特性が劣化すると言う問題点が
ある。

本発明は、このような問題点に鑑みてなされたもので、
その目的は応答特性を損なうことなく、高分解能のＡ／
Ｄ変換器を簡単な構成で実現することにある。

（課題を解決するための手段） 第１図は本発明の基本的な構成ブロック図である０図に
おいて、１は積分器、２は基準電源、３は所定の値を持
った予備積分電源、４はデジタル信号に変換する入力ア
ナログ信号Ｅｘ、基準電圧±Ｅｓ、予備電源信号Ｂｂを
選択して積分器１に入力するスイッチ回路である。５は
積分器１の出力を入力とする比較器、６は比較器５から
の信号を入力する計数手段、７は計数手段６からの計数
値を入力し、平均演算処理を行う演算処理回路である。

８は比較器５からの信号を入力し、スイッチ回路４、積
分器１、計数手段６を制御する制御手段である。

（作用） 制御手段８は、スイッチ回路４を制御して入力アナログ
信号Ｅｘ及び基準電圧Ｅｓを積分器１に印加し、二重積
分動作を行なわせると共に、二重積分動作の逆積分動作
以前に、予備電源信号Ｅｂを印加し、予備積分動作を行
う、また、制御手段８は、毎ＡＤ変換周期、予備積分期
間を計数手段６での計数パルスの１パルスからＮパルス
までの範囲であって、所定の数列に従って変化させる。

（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。

第２図は本発明の一実施例を示す構成ブロック図である
。図において、第１図の各部分に対応するものには、同
一符号を付して示す。積分器１は、演算増幅器ＯＰ１、
コンデンサＣ１抵抗Ｒ３〜Ｒ６で構成されている。基準
電圧源２は、基準電圧±Ｅｓを出力するものであり、予
備積分電源３は、基準電圧−Ｅｓを抵抗Ｒ１，Ｒ２で分
圧するものを用いている。９は内部に計数手段としての
カウンタ６を含むマイクロプロセッサで、第１図に於け
る演算処理手段７、制御手段８としての動作を行うもの
である。マイクロプロセッサ９は、カウンタ６のほかに
、クロック源９１、タロツク源９１からのクロックに同
期して動作する出力ボート９２、演算制御部（ＣＰＵ）
９３、メモリ９４を含んでいる。

この様に構成した装置の動作を次に説明する。

第３図は、その動作の一例を示す動作波形図である。こ
こでは、基本分解能を４倍に向上させる場合を想定して
おり、予備積分電源を構成している抵抗Ｒ１，Ｒ２及び
積分抵抗Ｒ４，Ｒ５は（１）〜（３）式のような関係に
なっている。

Ｒ１／　（Ｒ１＋Ｒ２）＝１／４ （Ｒ１：　Ｒ２＝３　：　１　） ・・・・・・（１） Ｒ１（Ｒ５，Ｒ２（Ｒ５ ・・・・・・（２） Ｒ４＝Ｒ５・・・・・・（３） 第３図において、ＴＯは初期状態であり、スイッチ回路
４のスイッチＳＯが（ａ）に示すようにオンとなってお
り、積分器１のコンデンサＣが短絡されている。この状
態では、積分器の出力電圧ｅＡはほぼＯＶ、比較器５の
出力電圧ｅＢは演算増幅器ＯＰＩ及び比較器５のオフセ
ット電圧次第で、Ｈ／Ｌ両レベルのいずれとも不確定で
ある。

Ｔ１は本発明に於いて特徴としている、高分解能化のた
めの予備積分期間である。この期間では、スイッチＳ３
がオンとなり、予備積分電源３からの信号■１を積分す
る。ここでの積分電流値工１は、（４）式で表される。

１１＝　（Ｒ２／　（Ｒ１十Ｒ２）ｌ　Ｘ　（−Ｅｓ／
Ｒ＝　（１／４）Ｘ　（−Ｅｓ／Ｒ５） ＝（１／４）ｘｒ４ ・・・・・・（４） また、その積分期間Ｔ１は、計数パルス（タロツク源９
１のクロック）の１〜４クロツクのいずれかで、かつ時
系列上均等に分布するよう、所定の数列に従って、マイ
クロプロセッサ９によって制御される。この点について
の詳細は後で述べる。

１゛２は、別の予備積分期間で、本発明とは直接関係し
ないが、この区間を設けることで、入力アナログ信号Ｅ
ｘが負の値をとる場合もＡＤ変換を可能としている。こ
の予備積分期間では、スイッチＳ１が（ｂ）に示すよう
にオンで、積分器１はその期間に（５）式に示す電荷量
を積分する。

Ｉ　２ＸＴ２＝　（Ｅｓ／Ｒ３）ＸＴ２・・・・・・（
５） 次の期間Ｔ３で、この電荷量を相殺する入力は、負入力
であり、その負入力がＡＤ変換の入力レンジ下端に相当
する。

Ｔ３は、入力積分区間である。この区間では、スイッチ
Ｓ４が（ｅ）に示すようにオンとなり、抵抗Ｒ６を通し
て入力アナログ信号に比例した電流Ｉ３を一定時間積分
する。

Ｔ４は、逆積分区間である。この区間では、スイッチＳ
２が（Ｃ）に示すようにオンとなり、（６）式で示され
る一定電流値■４を逆積分する。

Ｉ４＝　−Ｅｓ／Ｒ４・・・・・・・・・（６）入力積
分区間Ｔ　３及び逆積分区間１゛４の動作は、−数的な
二重積分回路の動作そのものであり、第８図で示した従
来装置のものと同様である。

比較器５は（ｆ）に示すような積分器１の出力電圧ｅＡ
と、基準電位とを比較増幅し、（ｇ）に示すようにＨ／
Ｌのデジタル信号ｅＢをマイクロプロセッサ９に入力す
る。マイクロプロセッサ９は比較器５からのデジタル信
号を受け、ＴＯ〜Ｔ４のタイミング信号を発生し、スイ
ッチ回路４を動作させると共に、Ｔ４区間の開始から比
較器５の出力ｅＢのＨからしへ変化するまでの時間Ｔｘ
をカウンタ６でカウントする。これによって入力アナロ
グ信号Ｅｘに対応したデジタル信号をカウンタ６内に得
ることができる。

以上は第２図装置の動作の概略であるが、次に本発明に
おいて特徴としている高分解能化の為の動作について説
明する。

予備積分期間Ｔ１の積分電流１１と、逆積分期間Ｔ４の
積分電流Ｉ４は、（７）式で示される関係にある。

１１＝　（１／４）ｘＩ４・・・・・・・・・（７）よ
って予備積分区間の１クロツクは逆積分期間Ｔ４の１７
４クロツクに相当する。

第３図において、実線で示すタイングはＴ１＝１クロッ
ク、破線で示したタイミングはＴ１＝２クロックのもの
である。同一の入力アナログ信号に対して比較器５の出
力ｅＢの変化タイミングは、１／４クロツクずれている
。

本発明においては、二重積分動作の前に設けられている
予備積分期間Ｔ１を、例えば１〜４クロツクの範囲内で
均等にバラツクように、所定の数列に従って、毎ＡＤ変
換毎に制御するもので、比較器５の出力ｅＢは、第４図
（ｂ）のバラツキ区間に示す範囲において、ＬからＨに
なる時点が均等に分布することとなる。

従って、（Ｃ）に示すクロックをカウントするカウンタ
６のカウント値（ＡＤ変換値）は、Ｋとカウントされる
場合が１／４、（Ｋ−１）とカウントされる場合が３／
４出現する。

マイクロプロセッサ９内の演算処理手段７は、カウンタ
６のカウント値を平均処理することで高い精度のＡＤ変
換値Ｄｘを得るようにしている。

即ち、この例によれば（８）式で表される平均演算を行
う。

Ｄｘ＝　（１／４）ｘＫ＋　（３／４）Ｘ　（Ｋ−１）
＝に−（３／４） ・・・・・・・・・（８） この様な平均演算処理を行うことによって、ＡＤ変換の
分解能を４倍向上させることができる。

また、４倍の分解能を得るためには、少なくとも４回の
ＡＤ変換が必要であるが、１回のＡＤ変換で、基本の分
解能までの情報量は得ることができる。よって、単純に
積分時間を長くすることで高分解化する従来のものに比
べ、ＡＤ変換時間を短縮することができる。

以上の説明は、二重積分動作の前に設けられている予備
積分期間Ｔ１を、例えば１〜４クロツクの範囲で、均等
にバラツクことを前提にしたものであるが、実際にこの
予備積分期間を均等にバラツクようにさせることは容易
ではない、乱数信号を利用することも考えられるが、こ
の場合長い時間で見れば均等化されるものの、短い時間
では片寄りが生ずる。

本発明においては、この予備積分期間Ｔ１が均等にバラ
ツクように、計数手段での計数パルスの１パルスからＮ
パルスまでの範囲であって、以下の要件［１］、■を満
たす数列ａ１に従って変化させるようにしている。

［１］、数列ａｔは、１，２，３．・・・ｉ・・・、ｎ
の数値からなる要素ｎ個からなり、ａ　１　＋　ａ　２
　＋・・・ａｎ。

ａ１、ａ１、ａ２、・・・ａｎ・・・と繰り返す。

［２］、数列ａ１は、その中心値（ｎ±１）／２に対し
て大、小、大、小、大、小・・・どなるように並べられ
ている。

第５図は、前記した要件［１］、■を満たす数列ａ１に
ついて、ｎ＝１６とした場合の一例を示す図である。こ
こではａｉ＝　ｉｌ　５，２，１１，６゜１３．４，１
０．７，１６，１，１２，５，１４゜３．９．８１とな
っている。

この様な数列に従って、予備積分期間Ｔ１を計数手段で
の計数パルスの１パルスからＮパルスまでの範囲におい
て、各Ａ／Ｄ変換毎に変化させることにより、予備積分
期間１゛１が均等にバラツクようになり、精度の高いＡ
／Ｄ変換値を得ることが出来る。

第６図は本発明によるＡ／Ｄ変換結果を示す図であり、
第７図は、本発明に用いられている数列ａｔに代えて乱
数信号を用いた場合のＡ／Ｄ変換結果を示す図である。

ここでは、予備積分期間Ｔ１を計数手段での計数パルス
の１パルスから１６パルスの範囲内で、変化させたもの
であり、平均演算として１６データの移動平均結果をＡ
／Ｄ変換データＤｘとしている。

数列ａｉを用いた本発明のものは、開始後１６データを
とるまでは多少のずれが生じているが、それ以後のＡ／
Ｄ変換データは、真値Ｄｓに近い値で安定しており、満
足すべき結果が得られている。

これに対して、乱数信号を用いたものは、真値Ｄｓを中
心にうねりが生じており、良い結果は得られていない。

（発明の効果） 以上詳細に説明したように、本発明によれば二重積分動
作の前に予備積分期間Ｔ１を設けると共に、この予備積
分期間及び、毎ＡＤ変換周期を所定の要件を持った数列
信号によって変化させるようにしたもので、簡単な回路
構成により、高分解能のデジタル信号を、ＡＤ変換時間
を長くすることなく得ることができる。

【図面の簡単な説明】

第１図は本発明の基本的な構成ブロック図、第２図は本
発明の一実施例を示す構成ブロック図、第３図及び第４
図はその動作を説明するための波形図、第５図は本発明
において用いられる数列信号の一例を示す図、第６図は
本発明によるＡ／Ｄ変換結果を示す図、第７図は本発明
による数列信号に代えて乱数信号を用いた場合のＡ／Ｄ
変換結果を示す図、第８図は従来装置の構成ブロック図
、第９図及び第１０図はその動作波形図である。 １・・・積分器 ２・・・基準電源 ３・・・予備積分電源 ４・・・スイッチ回路 ５・・・比較器 ６・・・計数手段 ７・・・演算処理手段 ８・・・制御手段 ９・・・マイクロプロセッサ ■　　　へ　　　　Ｇ）　　　　りＯ く−Ｘ　−一→シ

Claims (1)

1. 【特許請求の範囲】 積分器と、基準電源と、こ基準電源電圧に対して所定比
   率の電圧を出力する予備積分電源と、入力アナログ信号
   、基準信号、予備電源信号を選択して積分器に入力する
   スイッチ回路と、積分器の出力を入力とする比較器と、
   比較器からの信号を入力する計数手段と、計数手段から
   の計数値を入力し、平均演算処理を行う演算処理回路と
   、比較器からの信号を入力し、前記スイッチ回路、積分
   器、計数手段を制御する制御手段とを備え、前記制御手
   段は、スイッチ回路を制御して入力アナログ信号及び基
   準信号を積分器に印加し、二重積分動作を行なわせると
   共に、二重積分動作の逆積分動作以前に、予備電源信号
   を印加し、予備積分動作を行い、毎Ａ／Ｄ変換周期及び
   予備積分期間を計数手段での計数パルスの１パルスから
   Ｎパルスまでの範囲であって、以下の要件［１］、［２
   ］を満たす数列ａｉに従って変化させることを特徴とす
   るＡ／Ｄ変換器。 ［１］、数列ａｉは、１、２、３、・・・ｉ・・・、ｎ
   の数値からなる要素ｎ個からなり、ａ１、ａ２、・・・
   ａｎ、ａ１、ａ２、・・・ａｎ・・・と繰り返す。 ［２］、数列ａｉは、その中心値（ｎ＋１）／２に対し
   て大、小、大、小、大、小・・・となるように並べられ
   ている。