JPH01282940A - メモリクリア方式 - Google Patents
メモリクリア方式Info
- Publication number
- JPH01282940A JPH01282940A JP11045888A JP11045888A JPH01282940A JP H01282940 A JPH01282940 A JP H01282940A JP 11045888 A JP11045888 A JP 11045888A JP 11045888 A JP11045888 A JP 11045888A JP H01282940 A JPH01282940 A JP H01282940A
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- JP
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- memory
- bus
- data
- bus node
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims description 21
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数のバスノードをリング状に結合してなるネットワー
クのデータ同期転送方式におけるメモリクリア方式に関
し、 バスノードを介したブロック転送とは独立にメモリをク
リアすることによりリングバスの使用効率を向上させＣ
ＰＵの負担を軽減させることを目的とし、 リングバスによりリング状に結合された複数のバスノー
ドと、前記バスノードの各々に接続されたコンポーネン
トを有し、前記バスノード間で単方向にブロック転送を
行うデータ同期転送方式におけるメモリクリア方式であ
って、前記コンポーネント内に、前記バスノードおよび
メモリへの読出し／書込みタイミングを制御する制御手
段と、前記バスノードの転送方向とこれに接続されるメ
モリの転送方向を独立に設定する転送方向設定手段を備
え、前記転送方向制御手段は、ＣＰＵの指令に基づき前
記メモリを書込み方向に設定し、前記バスノードを読出
し方向に設定することにより前記メモリに書込みを行い
クリアするように構成する。
クのデータ同期転送方式におけるメモリクリア方式に関
し、 バスノードを介したブロック転送とは独立にメモリをク
リアすることによりリングバスの使用効率を向上させＣ
ＰＵの負担を軽減させることを目的とし、 リングバスによりリング状に結合された複数のバスノー
ドと、前記バスノードの各々に接続されたコンポーネン
トを有し、前記バスノード間で単方向にブロック転送を
行うデータ同期転送方式におけるメモリクリア方式であ
って、前記コンポーネント内に、前記バスノードおよび
メモリへの読出し／書込みタイミングを制御する制御手
段と、前記バスノードの転送方向とこれに接続されるメ
モリの転送方向を独立に設定する転送方向設定手段を備
え、前記転送方向制御手段は、ＣＰＵの指令に基づき前
記メモリを書込み方向に設定し、前記バスノードを読出
し方向に設定することにより前記メモリに書込みを行い
クリアするように構成する。
本発明はメモリクリア方式に関し、特に、複数の装置間
でイメージデータの如き多量のデータを高速転送すると
きに、複数のバスノードをリング状に結合したネットワ
ークを構成し、各バスノードのデータをブロックデータ
として隣接ノードへ並列的かつ同期的に順次ブロック転
送するデータ同期転送方式におけるメモリクリア方式に
関する。
でイメージデータの如き多量のデータを高速転送すると
きに、複数のバスノードをリング状に結合したネットワ
ークを構成し、各バスノードのデータをブロックデータ
として隣接ノードへ並列的かつ同期的に順次ブロック転
送するデータ同期転送方式におけるメモリクリア方式に
関する。
第３図はデータ同期転送方式の基本構成図である。■は
システムを構成する複数のバスノードＮ０〜Ｎ５．２は
各バスノード間を接続するリングバス、３はリングバス
２の一部を構成するデータバス、４はリングバス２の一
部を構成するコントロールバス、５はリングバス２の一
部をｕ成するプロセス識別バス、６はバスノードに接続
されるシステム構成要素としてのコンポーネントＣ８〜
Ｃ６，７はシステムを制御するＣＰＵである。
システムを構成する複数のバスノードＮ０〜Ｎ５．２は
各バスノード間を接続するリングバス、３はリングバス
２の一部を構成するデータバス、４はリングバス２の一
部を構成するコントロールバス、５はリングバス２の一
部をｕ成するプロセス識別バス、６はバスノードに接続
されるシステム構成要素としてのコンポーネントＣ８〜
Ｃ６，７はシステムを制御するＣＰＵである。
このような基本構成において、データバス３はデータの
ブロック転送を行うが、その形式はシーケンシャルデー
タ転送用のバスであり、一連のデータ転送において転送
方向が一定である。従って転送制御のための基本モード
として出力モード、入力モード、人力およびバスモード
の３つの動作モードを必要とする。出力モードは前段バ
スノードからのデータバスの不使用を示すエンプティト
ークンを入力して自バスノードに接続されたコンポーネ
ントのメモリから人力したデータをバス上に生成する。
ブロック転送を行うが、その形式はシーケンシャルデー
タ転送用のバスであり、一連のデータ転送において転送
方向が一定である。従って転送制御のための基本モード
として出力モード、入力モード、人力およびバスモード
の３つの動作モードを必要とする。出力モードは前段バ
スノードからのデータバスの不使用を示すエンプティト
ークンを入力して自バスノードに接続されたコンポーネ
ントのメモリから人力したデータをバス上に生成する。
そして自バスノードから送出したデータがリングバス２
を一周して前段から人力されるとこれを取得する。また
、入力モードは一対一の転送において設定されるもので
、このモードが設定されたバスノードは前段バスノード
から指定されたプロセスのデータを入力するとそれを取
得してコンポーネントへ出力する。さらに、人力および
バスモードはマルチドロップ転送において設定されるも
のでこのモードに設定さ・れたバスノードは、前段バス
ノードから指定されたプロセスのデータを入力するとそ
のデータをコンポーネントへ出力するとともに後段バス
ノードへ転送する。
を一周して前段から人力されるとこれを取得する。また
、入力モードは一対一の転送において設定されるもので
、このモードが設定されたバスノードは前段バスノード
から指定されたプロセスのデータを入力するとそれを取
得してコンポーネントへ出力する。さらに、人力および
バスモードはマルチドロップ転送において設定されるも
のでこのモードに設定さ・れたバスノードは、前段バス
ノードから指定されたプロセスのデータを入力するとそ
のデータをコンポーネントへ出力するとともに後段バス
ノードへ転送する。
また、各バスノードはその内部に転送バッファを有して
おり、出力および入力モードが設定されたバスノードは
ＣＰＵ７から指定された転送バッファの空き容量により
、出力するバスノードに対して転送中断、転送再開を制
御するトークンをバス上に生成する。
おり、出力および入力モードが設定されたバスノードは
ＣＰＵ７から指定された転送バッファの空き容量により
、出力するバスノードに対して転送中断、転送再開を制
御するトークンをバス上に生成する。
第４図は従来のコンポーネントの一構成例である。バス
ノードｌは第３図のバスノードＮ０〜Ｎ、のいずれかで
あり、コンポーネント６はＣ０〜Ｃ５のいずれかである
。コンポーネント６は多量のデータを高速に転送するた
め人容囚を有するメモリＭと、スタートアドレスを設定
するアドレス発生回路ＡＤＧと、データ転送方向等のＩ
）ＭＡ制御をする制御回路ＣＮＴを有する。また、Ｒは
データバスＤｓ＋ｌ：ｇ流を与える。ブルア・リブ抵抗
である。
ノードｌは第３図のバスノードＮ０〜Ｎ、のいずれかで
あり、コンポーネント６はＣ０〜Ｃ５のいずれかである
。コンポーネント６は多量のデータを高速に転送するた
め人容囚を有するメモリＭと、スタートアドレスを設定
するアドレス発生回路ＡＤＧと、データ転送方向等のＩ
）ＭＡ制御をする制御回路ＣＮＴを有する。また、Ｒは
データバスＤｓ＋ｌ：ｇ流を与える。ブルア・リブ抵抗
である。
メモリＭのクリアは次のように行われる。即ち、まず、
バスノード１にリード／ライトの方向を設定し次にアド
レス発生回路ＡＤＧにスタートアドレスＡＤＤを設定し
た後バスノード１を起動することによりメモリ上の任意
のアドレスから任意の数の転送を高速に行う。メモＩＪ
Ｍのアクセスはバスノード１からハンドシェーク信号に
より制御され、バスノード１からの転送方向表示信号Ｓ
０によりリード／ライト制御を行う。転送元のバスノー
ドも同様に起動されメモリＭにデータが書き込まれてメ
モ’ＪＭがクリアされる。この場合の転送方向表示信号
Ｓ。は前述の動作モードを指示するものであり、各モー
ドを示すフラグを有する。また、制御信号Ｓ１およびＳ
２はバスノードおよびメモリの転送タイミングを制御す
るためのもの゛である。
バスノード１にリード／ライトの方向を設定し次にアド
レス発生回路ＡＤＧにスタートアドレスＡＤＤを設定し
た後バスノード１を起動することによりメモリ上の任意
のアドレスから任意の数の転送を高速に行う。メモＩＪ
Ｍのアクセスはバスノード１からハンドシェーク信号に
より制御され、バスノード１からの転送方向表示信号Ｓ
０によりリード／ライト制御を行う。転送元のバスノー
ドも同様に起動されメモリＭにデータが書き込まれてメ
モ’ＪＭがクリアされる。この場合の転送方向表示信号
Ｓ。は前述の動作モードを指示するものであり、各モー
ドを示すフラグを有する。また、制御信号Ｓ１およびＳ
２はバスノードおよびメモリの転送タイミングを制御す
るためのもの゛である。
〔発明が解決しようとする課題〕
以上のように、このような形態のシス壬ムではメモリを
クリアする場合は他のバスノードからのデータ転送によ
る方法でしかメモリをクリアできないという問題がある
。即ち、例えばタスクの切換え時に誤動作防止の面から
メモリの内容をすべてクリアする必要があるが、このよ
うなリング形状のシステムではＣＰＵが直接的にメモリ
をクリアすることは出来ず、バス上のＣＰＵに隣接する
メモリに一旦消去データ、例えば“００・・・０”を格
納し、このデータをクリアすべきメモリにバスおよびバ
スノードを介してブロック転送することにより行われる
。従って、メモリのクリアはバス上のデータ転送のみに
よって行われており、この場合、クリアされるメモリ以
外のバス及びバスノードも起動しなければならない。従
ってこのためのＣＰＵの処理量が増大し、またり°Ｊア
を行っている間、クリアされるメモリ側でないバスノー
ドも他の転送ができないという問題がある。
クリアする場合は他のバスノードからのデータ転送によ
る方法でしかメモリをクリアできないという問題がある
。即ち、例えばタスクの切換え時に誤動作防止の面から
メモリの内容をすべてクリアする必要があるが、このよ
うなリング形状のシステムではＣＰＵが直接的にメモリ
をクリアすることは出来ず、バス上のＣＰＵに隣接する
メモリに一旦消去データ、例えば“００・・・０”を格
納し、このデータをクリアすべきメモリにバスおよびバ
スノードを介してブロック転送することにより行われる
。従って、メモリのクリアはバス上のデータ転送のみに
よって行われており、この場合、クリアされるメモリ以
外のバス及びバスノードも起動しなければならない。従
ってこのためのＣＰＵの処理量が増大し、またり°Ｊア
を行っている間、クリアされるメモリ側でないバスノー
ドも他の転送ができないという問題がある。
本発明の目的は、上述の如＜ＣＰＵがメモリをクリアす
るときには他のバスノードからのデータ転送によってし
かクリアできないという問題に鑑み、コンポーネント内
に点ＣＰＵ即ちバスノードとは独立にリード／ライトの
転送方向を設定できる手段を設ける点に着目し、メモリ
をそのコンポーネント内で独立にクリアできるようにし
てバスノードの使用効率を向上させるＣＰＵの負担を軽
減することにある。
るときには他のバスノードからのデータ転送によってし
かクリアできないという問題に鑑み、コンポーネント内
に点ＣＰＵ即ちバスノードとは独立にリード／ライトの
転送方向を設定できる手段を設ける点に着目し、メモリ
をそのコンポーネント内で独立にクリアできるようにし
てバスノードの使用効率を向上させるＣＰＵの負担を軽
減することにある。
〔課題を解決するための手段および作用〕第１図は本発
明の原理ブロック図である。
明の原理ブロック図である。
図に示す如く、本発明はバス（２）によりリング状に結
合された複数のバスノード（１）と、前記バスノードの
各々：こ接続されたコンポーネント（６）を有し、前記
バスノード間で単方向にブロック転送を行うデータ同期
転送方式におけるメモリクリア方式であって、前記コン
ポーネント内に、前記バスノードおよびメモリへの読み
だし／書込みタイミングを制御する制御手段（ＣＮＴ）
と、前記バスノードの転送方向とこれに接続されるメモ
リ （Ｍ）の転送方向を独立に設定する転送方向設定
手段（ＲＧ）を備え、前記転送方向制御手段は、ＣＰＵ
（７）の指令に基づき前記メモリを書込み方向に設定
し、前記バスノードを読出し方向に設定することにより
前記メモリに書込みを行いクリアすることを特徴とする
。
合された複数のバスノード（１）と、前記バスノードの
各々：こ接続されたコンポーネント（６）を有し、前記
バスノード間で単方向にブロック転送を行うデータ同期
転送方式におけるメモリクリア方式であって、前記コン
ポーネント内に、前記バスノードおよびメモリへの読み
だし／書込みタイミングを制御する制御手段（ＣＮＴ）
と、前記バスノードの転送方向とこれに接続されるメモ
リ （Ｍ）の転送方向を独立に設定する転送方向設定
手段（ＲＧ）を備え、前記転送方向制御手段は、ＣＰＵ
（７）の指令に基づき前記メモリを書込み方向に設定
し、前記バスノードを読出し方向に設定することにより
前記メモリに書込みを行いクリアすることを特徴とする
。
第２図は本発明に係るメモリクリア方式の一実施例構成
図である。図においてＲＧはメモリをリード／ライトす
るため例えば複数のフリップフロップからなるレジスタ
である。図示のように、第４図に示す従来の構成にレジ
スタＲＧを追加することによりコンポーネント６内にお
いてバスノードとは独立にメモリをクリアすることがで
きる。
図である。図においてＲＧはメモリをリード／ライトす
るため例えば複数のフリップフロップからなるレジスタ
である。図示のように、第４図に示す従来の構成にレジ
スタＲＧを追加することによりコンポーネント６内にお
いてバスノードとは独立にメモリをクリアすることがで
きる。
レジスタＲＧはリードかライトかの転送方向を設定でき
る機能をもち、バスノード１とメモリＭの転送方向をバ
スノード１へのリードとメモＩＪ Ｍへのライトとして
逆方向に設定し起動することによりメモＩＪ Ｍをクリ
アする。前述の如〈従来はメモＩＪ Ｍのリード／ライ
トをバスノード１からの転送方向表示信号Ｓｏにより切
り換えていた。
る機能をもち、バスノード１とメモリＭの転送方向をバ
スノード１へのリードとメモＩＪ Ｍへのライトとして
逆方向に設定し起動することによりメモＩＪ Ｍをクリ
アする。前述の如〈従来はメモＩＪ Ｍのリード／ライ
トをバスノード１からの転送方向表示信号Ｓｏにより切
り換えていた。
本方式によるメモリクリアは、まずアドレス発生回路Ａ
ＤＧにクリアしたいメモリ領域の先頭アドレスＡＤＤを
設定し、次に制御回路ＣＮＴにクリアしたいバイト数（
ワード数）を設定し、バスノード１にはデータの転送方
向を制御信号ＳＩによりリード方向として設定する。ま
た、レジスタＲＧにはＣＰＵからのライトコマンドＳ、
によりライト方向の設定を行いバスノード１を起動する
。
ＤＧにクリアしたいメモリ領域の先頭アドレスＡＤＤを
設定し、次に制御回路ＣＮＴにクリアしたいバイト数（
ワード数）を設定し、バスノード１にはデータの転送方
向を制御信号ＳＩによりリード方向として設定する。ま
た、レジスタＲＧにはＣＰＵからのライトコマンドＳ、
によりライト方向の設定を行いバスノード１を起動する
。
このときバスノード１はリード方向に設定されているの
で一夕は人力モードとなり従ってメモリも入力となり、
データバスＤＢはプルアップ抵抗Ｒにより全てハイレベ
ルとなる。制御回路ＣＮＴはレジスタＲＧからの制御信
号Ｓｓによりライト状態に設定されているのでデータバ
スＤＢ上でバスノード１とハンドシェークを行いながら
全てハイレベルのデータを指定されたアドレスから指定
された数だけメモリにライトする。明らかなように、従
来のバスノードからの転送方向表示信号Ｓｏは不要とな
るが、この信号Ｓ。を転送バッファとバスノードからの
出力が衝突しないように保膜回路を設けるときなどに使
用してもよい。また、クリアの終了（ライト動作の終了
）は通常の転送の終了と同様にＣＰＵ通知される。
で一夕は人力モードとなり従ってメモリも入力となり、
データバスＤＢはプルアップ抵抗Ｒにより全てハイレベ
ルとなる。制御回路ＣＮＴはレジスタＲＧからの制御信
号Ｓｓによりライト状態に設定されているのでデータバ
スＤＢ上でバスノード１とハンドシェークを行いながら
全てハイレベルのデータを指定されたアドレスから指定
された数だけメモリにライトする。明らかなように、従
来のバスノードからの転送方向表示信号Ｓｏは不要とな
るが、この信号Ｓ。を転送バッファとバスノードからの
出力が衝突しないように保膜回路を設けるときなどに使
用してもよい。また、クリアの終了（ライト動作の終了
）は通常の転送の終了と同様にＣＰＵ通知される。
以上説明したように、本発明によれば、リード／ライト
の転送方向を設定するレジスタを付加することによって
、メモリをバスノードを介してクリアすることなく、コ
ンポーネント内で独立にクリアすることができるので、
バスノードの使用効率を向上させることができる。
の転送方向を設定するレジスタを付加することによって
、メモリをバスノードを介してクリアすることなく、コ
ンポーネント内で独立にクリアすることができるので、
バスノードの使用効率を向上させることができる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例構成図、
第３図はデータ同期転送方式の基本構成図、および
第４図は従来の構成図である。
（符号の説明）
１・・・バスノード、 ２・・・リングバス、３
・・・ｆ’−タバス、 ４・・・コント１−ルバ
ス、５・・・プロセス識別バス、６・・・コンポーネン
ト、７・・・ＣＰＵ、 Ｍ・・・メモリ、
ＡＤＧ・・・アドレス発生回路、 ＣＮＴ・・・制御回路、 ＲＧ・・・メモリリード／ライトレジスタ。
・・・ｆ’−タバス、 ４・・・コント１−ルバ
ス、５・・・プロセス識別バス、６・・・コンポーネン
ト、７・・・ＣＰＵ、 Ｍ・・・メモリ、
ＡＤＧ・・・アドレス発生回路、 ＣＮＴ・・・制御回路、 ＲＧ・・・メモリリード／ライトレジスタ。
Claims (1)
- 【特許請求の範囲】 バス（２）によりリング状に結合された複数のバスノー
ド（１）と、前記バスノードの各々に接続されたコンポ
ーネント（６）を有し、前記バスノード間で単方向にブ
ロック転送を行うデータ同期転送方式におけるメモリク
リア方式であって、前記コンポーネント内に、 前記バスノードおよびメモリへの読出し／書込みタイミ
ングを制御する制御手段（ＣＮＴ）と、前記バスノード
の転送方向とこれに接続されるメモリ（Ｍ）の転送方向
を独立に設定する転送方向設定手段（ＲＧ）を備え、 前記転送方向制御手段は、ＣＰＵ（７）の指令に基づき
前記メモリを書込み方向に設定し、前記バスノードを読
出し方向に設定することにより前記メモリに書込みを行
いクリアするようにしたメモリクリア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045888A JPH01282940A (ja) | 1988-05-09 | 1988-05-09 | メモリクリア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045888A JPH01282940A (ja) | 1988-05-09 | 1988-05-09 | メモリクリア方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282940A true JPH01282940A (ja) | 1989-11-14 |
Family
ID=14536220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11045888A Pending JPH01282940A (ja) | 1988-05-09 | 1988-05-09 | メモリクリア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01282940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521156A (ja) * | 2000-01-24 | 2003-07-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 単一のリングデータバス接続構成を用いてメモリを共有する装置および方法 |
-
1988
- 1988-05-09 JP JP11045888A patent/JPH01282940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521156A (ja) * | 2000-01-24 | 2003-07-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 単一のリングデータバス接続構成を用いてメモリを共有する装置および方法 |
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