JPH01286459A - 半導体集積回路の保護装置 - Google Patents
半導体集積回路の保護装置Info
- Publication number
- JPH01286459A JPH01286459A JP63114584A JP11458488A JPH01286459A JP H01286459 A JPH01286459 A JP H01286459A JP 63114584 A JP63114584 A JP 63114584A JP 11458488 A JP11458488 A JP 11458488A JP H01286459 A JPH01286459 A JP H01286459A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- integrated circuit
- insulating film
- type
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の保護装置に関し、特に入力回
路等に設けられる保護抵抗の構成に関する。
路等に設けられる保護抵抗の構成に関する。
従来、この種の保護抵抗は、第３図のように、例えばＮ
型半導体基板ｌの表面の厚いフィールド絶縁膜３の上に
、ポリシリコン等からなる抵抗体５を形成し、これを被
覆する眉間絶縁膜４の窓を通してその一端を集積回路の
端子に繋がる配線６ａに接続し、他端を集積回路の保護
ダイオード及び内部回路に繋がる配線６ｂに接続してい
る。
型半導体基板ｌの表面の厚いフィールド絶縁膜３の上に
、ポリシリコン等からなる抵抗体５を形成し、これを被
覆する眉間絶縁膜４の窓を通してその一端を集積回路の
端子に繋がる配線６ａに接続し、他端を集積回路の保護
ダイオード及び内部回路に繋がる配線６ｂに接続してい
る。
この構成では、端子に正の静電気が印加されると、その
電荷は配線６ａから抵抗体５に至り、この抵抗体５で減
衰され、かつ配線６ｂ及び保護ダイオード（図示せず）
を経由して基板１へと放電され、内部回路を保護するこ
とは言うまでもない。
電荷は配線６ａから抵抗体５に至り、この抵抗体５で減
衰され、かつ配線６ｂ及び保護ダイオード（図示せず）
を経由して基板１へと放電され、内部回路を保護するこ
とは言うまでもない。
また、他の例としては、第４図のように、Ｎ型半導体基
板ｌと逆導電型のＰ型拡散層１０を形成し、この拡散抵
抗を保護抵抗として構成したものが提案されている。な
お、第３図と均等な部分には同一符号を付しである。ま
た、符号１１はＰ型ウェルである。
板ｌと逆導電型のＰ型拡散層１０を形成し、この拡散抵
抗を保護抵抗として構成したものが提案されている。な
お、第３図と均等な部分には同一符号を付しである。ま
た、符号１１はＰ型ウェルである。
〔発明が解決しようとする課題］
上述した従来の保護抵抗のうち、第３図のポリシリコン
を抵抗体として構成したものでは、抵抗体５の下側はフ
ィールド絶縁膜３を介してＮ型基板１となっているため
、正の電荷が抵抗体５に印加されると表面は蓄積状態と
なり、加わった電圧は全てフィールド絶縁膜３に印加さ
れる。通常、このフィールド絶縁膜３は、５０００〜１
００００人の膜厚で４００Ｖ〜５００■の耐圧であるた
め、この高電圧の印加によって絶縁破壊され、抵抗体５
が基板１と短絡する事故が生じるという問題がある。
を抵抗体として構成したものでは、抵抗体５の下側はフ
ィールド絶縁膜３を介してＮ型基板１となっているため
、正の電荷が抵抗体５に印加されると表面は蓄積状態と
なり、加わった電圧は全てフィールド絶縁膜３に印加さ
れる。通常、このフィールド絶縁膜３は、５０００〜１
００００人の膜厚で４００Ｖ〜５００■の耐圧であるた
め、この高電圧の印加によって絶縁破壊され、抵抗体５
が基板１と短絡する事故が生じるという問題がある。
また、第４図の構成では、拡散抵抗としてのＰ型拡散層
１０自体がＮ型基板１とＰＮ接合を形成するため、放電
時の過大電流による熱的な接合破壊、及び放電時の抵抗
値の見積もりがＰＮダイオードと抵抗の分布定数回路と
なるため、煩雑となり、最適な設計が困難になるという
問題がある。
１０自体がＮ型基板１とＰＮ接合を形成するため、放電
時の過大電流による熱的な接合破壊、及び放電時の抵抗
値の見積もりがＰＮダイオードと抵抗の分布定数回路と
なるため、煩雑となり、最適な設計が困難になるという
問題がある。
本発明は抵抗値の設定が容易であるとともに、高電圧が
印加されても絶縁破壊が生じることのない″＋導体集積
回路の保護装置を提供することを目的としている。
印加されても絶縁破壊が生じることのない″＋導体集積
回路の保護装置を提供することを目的としている。
本発明の半導体集積回路の保護装置は、一導電型の半導
体基板表面の絶縁膜上に形成し、かつ−端を集積回路の
端子に接続した抵抗体の下側の基板に、抵抗体の一端側
から少なくとも抵抗体の１７２以上の領域にわたって逆
導電型の低濃度不純物層を形成し、かつこの低濃度不純
物層をフローティング電位に保持した構成としでいる。
体基板表面の絶縁膜上に形成し、かつ−端を集積回路の
端子に接続した抵抗体の下側の基板に、抵抗体の一端側
から少なくとも抵抗体の１７２以上の領域にわたって逆
導電型の低濃度不純物層を形成し、かつこの低濃度不純
物層をフローティング電位に保持した構成としでいる。
上述した構成では、逆導電型の低濃度不純物層の表面に
形成される反転層と、この低濃度不純物層と基板とのＰ
Ｎ接合により、抵抗体と基板との間の絶縁膜に印加され
る電界を緩和し、絶縁膜の破壊電圧を向上させる。
形成される反転層と、この低濃度不純物層と基板とのＰ
Ｎ接合により、抵抗体と基板との間の絶縁膜に印加され
る電界を緩和し、絶縁膜の破壊電圧を向上させる。
［実施例］
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の断面図である。
図において、シリコン等のＮ型基板１の上には厚いフィ
ールド絶縁膜３を形成し、この上にポリシリコンを所要
パターンに形成して抵抗体５を構成している。そして、
この抵抗体５を被覆する層間絶縁膜４の窓を通して抵抗
体５の一端に配線６ａを、他端に配線６ｂを夫々接続し
ている。更に、前記Ｎ型基板１には、前記抵抗体５の領
域を全て包含する形で、低濃度（１０”〜］、０”ｃｍ
−’）にＰ型不純物を拡散させたＰ型ウェル２を形成し
、このＰ型ウェル２の電位は、どこからも供給されない
フローティング状態としている。
ールド絶縁膜３を形成し、この上にポリシリコンを所要
パターンに形成して抵抗体５を構成している。そして、
この抵抗体５を被覆する層間絶縁膜４の窓を通して抵抗
体５の一端に配線６ａを、他端に配線６ｂを夫々接続し
ている。更に、前記Ｎ型基板１には、前記抵抗体５の領
域を全て包含する形で、低濃度（１０”〜］、０”ｃｍ
−’）にＰ型不純物を拡散させたＰ型ウェル２を形成し
、このＰ型ウェル２の電位は、どこからも供給されない
フローティング状態としている。
なお、前記フィールド絶縁膜３の膜厚は、抵抗体５の下
側で５０００〜１ｏｏｏｏλ程度に設定している。
側で５０００〜１ｏｏｏｏλ程度に設定している。
また、前記配線６ａは集積回路の端子へ接続し、配線６
ｂは保護ダイオード、及び内部回路へ接続している。
ｂは保護ダイオード、及び内部回路へ接続している。
この構成によれば、抵抗体５の抵抗値はポリシリコンの
抵抗値やパターン形状を適宜設定することにより、容易
に設定することができる。また、端子に正の静電気が印
加されたときには、その電荷は配線６ａを通して抵抗体
５の一端に至り、この抵抗体５で減衰され、更に、抵抗
体５の他端から配線６ｂを通して図外の保護ダイオード
に至り、ここで基板へと放電されることは言うまでもな
い。
抵抗値やパターン形状を適宜設定することにより、容易
に設定することができる。また、端子に正の静電気が印
加されたときには、その電荷は配線６ａを通して抵抗体
５の一端に至り、この抵抗体５で減衰され、更に、抵抗
体５の他端から配線６ｂを通して図外の保護ダイオード
に至り、ここで基板へと放電されることは言うまでもな
い。
そしてこの時、この実施例では、保護抵抗５の下にＰ型
ウェル２が形成されているので、抵抗体５に正の電荷が
印加されたときに、Ｐ型ウェル２の表面は容易に反転層
を形成する。また、Ｐ型ウェル２はＮ型基板１との間に
ＰＮ接合を形成している。このため、印加された電圧は
フィールド絶縁膜３１反転層、ＰＮ接合部に分圧され、
結果と゛してフィールド絶縁膜３の電界が緩和され、フ
ィールド絶縁膜３の破壊電圧を向上することができる。
ウェル２が形成されているので、抵抗体５に正の電荷が
印加されたときに、Ｐ型ウェル２の表面は容易に反転層
を形成する。また、Ｐ型ウェル２はＮ型基板１との間に
ＰＮ接合を形成している。このため、印加された電圧は
フィールド絶縁膜３１反転層、ＰＮ接合部に分圧され、
結果と゛してフィールド絶縁膜３の電界が緩和され、フ
ィールド絶縁膜３の破壊電圧を向上することができる。
なお、Ｐ型ウェル２はフローティング状態にあるため、
仮にフィールド絶縁膜３が破壊した場合でも短絡不良が
生じることはない。
仮にフィールド絶縁膜３が破壊した場合でも短絡不良が
生じることはない。
なお、第１図では、Ｐ型ウェル２を抵抗体５を全て含む
領域に形成しているが、静電気放電時には抵抗体５に電
位勾配をもつため、必ずしも全領域に設ける必要はなく
、抵抗体５の一端側から１７２以上の領域にあれば十分
である。
領域に形成しているが、静電気放電時には抵抗体５に電
位勾配をもつため、必ずしも全領域に設ける必要はなく
、抵抗体５の一端側から１７２以上の領域にあれば十分
である。
第２図は本発明の第２実施例の断面図であり、この実施
例はバイポーラ集積回路等のように、エピタキシャル層
を用いる半導体集積回路に本発明を適用した例である。
例はバイポーラ集積回路等のように、エピタキシャル層
を用いる半導体集積回路に本発明を適用した例である。
図において、第１図と同一部分には同一符号を付しであ
る。
る。
この実施例では、シリコン等のＰ型基板７の表面にＰ塑
成いはＮ型エピタキシャル層を成長させ、ここに各種素
子を形成しているが、フィールド絶縁膜３上に形成した
抵抗体５の下側には、絶縁用Ｐ型拡散層９によって画成
されたＮ型エピタキシャル層８を形成している。
成いはＮ型エピタキシャル層を成長させ、ここに各種素
子を形成しているが、フィールド絶縁膜３上に形成した
抵抗体５の下側には、絶縁用Ｐ型拡散層９によって画成
されたＮ型エピタキシャル層８を形成している。
したがって、このＮ型エピタキシャル層８は第１実施例
のＰ型ウェル２と等価な働きをし、フィールド絶縁膜３
の破壊電圧を向上する。
のＰ型ウェル２と等価な働きをし、フィールド絶縁膜３
の破壊電圧を向上する。
以上説明したように本発明は、絶縁膜上に形成した抵抗
体の下側の基板に、所要領域にわたって逆導電型の低濃
度不純物層を形成し、かつこの低濃度不純物層をフロー
ティング電位に保持しているので、この低濃度不純物層
の表面に形成される反転層と、この低濃度不純物層と基
板とのＰＮ接合により、抵抗体と基板との間の絶縁膜に
印加される電界を緩和し、絶縁膜の破壊電圧を向上させ
て静電破壊強度の高い保護抵抗を供給できる。
体の下側の基板に、所要領域にわたって逆導電型の低濃
度不純物層を形成し、かつこの低濃度不純物層をフロー
ティング電位に保持しているので、この低濃度不純物層
の表面に形成される反転層と、この低濃度不純物層と基
板とのＰＮ接合により、抵抗体と基板との間の絶縁膜に
印加される電界を緩和し、絶縁膜の破壊電圧を向上させ
て静電破壊強度の高い保護抵抗を供給できる。
第１図は本発明の第１実施例の要部の縦断面図、第２図
は本発明の第２実施例の縦断面図、第３図は従来の保護
装置の一例の縦断面図、第４図は従来の保護装置の他の
例の縦断面図である。 １・・・Ｎ型基板、２・・・Ｐ型ウェル、３・・・フィ
ールド絶縁膜、４・・・層間絶縁膜、５・・・抵抗体、
６ａ。 ６ｂ・・・配線、７・・・Ｐ型基板、８・・・Ｎ型エピ
タキシャル層、９・・・絶縁用Ｐ型拡散層、１０・・・
Ｐ型拡散層（拡散抵抗）、１１・・・Ｐ型ウェル。 第１図 第２図 第３図 第４図
は本発明の第２実施例の縦断面図、第３図は従来の保護
装置の一例の縦断面図、第４図は従来の保護装置の他の
例の縦断面図である。 １・・・Ｎ型基板、２・・・Ｐ型ウェル、３・・・フィ
ールド絶縁膜、４・・・層間絶縁膜、５・・・抵抗体、
６ａ。 ６ｂ・・・配線、７・・・Ｐ型基板、８・・・Ｎ型エピ
タキシャル層、９・・・絶縁用Ｐ型拡散層、１０・・・
Ｐ型拡散層（拡散抵抗）、１１・・・Ｐ型ウェル。 第１図 第２図 第３図 第４図
Claims (1)
- １、一導電型の半導体基板表面の絶縁膜上に保護抵抗と
しての抵抗体を形成し、この抵抗体の一端を集積回路の
端子に接続し、他端を内部回路に接続した保護装置にお
いて、前記抵抗体の下側の基板には、抵抗体の一端側か
ら少なくとも抵抗体の１／２以上の領域にわたって逆導
電型の低濃度不純物層を形成し、かつこの低濃度不純物
層をフローティング電位に保持したことを特徴とする半
導体集積回路の保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114584A JPH01286459A (ja) | 1988-05-13 | 1988-05-13 | 半導体集積回路の保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114584A JPH01286459A (ja) | 1988-05-13 | 1988-05-13 | 半導体集積回路の保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286459A true JPH01286459A (ja) | 1989-11-17 |
Family
ID=14641508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114584A Pending JPH01286459A (ja) | 1988-05-13 | 1988-05-13 | 半導体集積回路の保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600176A (en) * | 1992-05-26 | 1997-02-04 | Texas Instruments Deustchland Gmbh | Integrated voltage divider |
| US8269312B2 (en) * | 2008-06-05 | 2012-09-18 | Rohm Co., Ltd. | Semiconductor device with resistive element |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144454A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置 |
| JPS62155548A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 半導体集積回路の静電保護回路素子 |
-
1988
- 1988-05-13 JP JP63114584A patent/JPH01286459A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144454A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置 |
| JPS62155548A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 半導体集積回路の静電保護回路素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600176A (en) * | 1992-05-26 | 1997-02-04 | Texas Instruments Deustchland Gmbh | Integrated voltage divider |
| US8269312B2 (en) * | 2008-06-05 | 2012-09-18 | Rohm Co., Ltd. | Semiconductor device with resistive element |
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