JPS5895856A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5895856A
JPS5895856A JP56194027A JP19402781A JPS5895856A JP S5895856 A JPS5895856 A JP S5895856A JP 56194027 A JP56194027 A JP 56194027A JP 19402781 A JP19402781 A JP 19402781A JP S5895856 A JPS5895856 A JP S5895856A
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JP
Japan
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region
type region
surge
type
diode
Prior art date
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Pending
Application number
JP56194027A
Other languages
English (en)
Inventor
Kazuyuki Moritake
森竹　一之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP56194027A priority Critical patent/JPS5895856A/ja
Publication of JPS5895856A publication Critical patent/JPS5895856A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]

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  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はサージ破壊を防止する機能を有する半導体装置
に関する。
サージ破壊防止のために従来は第１図の等測的回路構成
に示す様に、入力あるいは出力端子０（ボンディングバ
ット２につながる配線に対して、正負それぞれのサージ
吸収用として、二つのダイオードＤ１およびＤ２が挿入
される構成を使用していた。これらのダイオードを半導
体装置内に設けるには、正サージ吸収用ダイオードＤ１
は、第２図の様に、Ｐ型基板１にエピタキシャル形成さ
れたｎ型領域２および分離領域３を有する半導体内に電
源と同電位のｎ型領域２とその中に形成されたＰ＋型領
域４とで構成され、一方、負サージ吸収用ダイオードＤ
２は、Ｄｌとは別の部分で第３図の様にｎ型領域２およ
びｎ　型領域６と接地電位の前記Ｐ型基板１及び分離領
域３とで構成されるのが一般的である。
しかし、この構造では、表面絶縁膜６の上に、Ｐ＋型領
域２あるいはｎ　型領域６の配線７のほかに、特に正サ
ージに対しては、前記ｎ　型領域２を電源鴫位と同−位
にするだめのアルミ配線８が必要となり、その分だけ配
線が複雑になる。また、０を入力端子として用いた場合
、入力端子ポンディングパッドに電源電圧＋ダイオード
の順方向重圧より高い゛成田をかけると、サージ破壊防
止用ダイオードを通して電源に電流が逃げるため、通常
の回路動作のために各端子に印加し得る電圧は［零ポル
トから（電源電圧）＋（ダイオードの順方向電圧）まで
」という制限ができてしまう。
本発明は、上述の問題点を解消し、電源からサージ破壊
防止用ダイオードへの配線を不用とし入力端子への印加
電圧の上限を、Ｐｎ接合の降服電圧にまで引き上げるこ
とを可能にしたものである。
以下に、本発明を実施例によって、詳述する。
第４図は本発明の半導体装置の等測的回路構成であり、
第５図は本発明によるサージ吸収ダイオード構造を有す
る半導体装置を示す断面概略図であるが、これは、分離
領域Ｐ型領域３で囲まれたｎ型領域２工ピタキシヤル層
の中にｎ　型領域５を・形成し、さらに、その周辺部に
前記分離領域３にまたかり、かつ、前記Ｐ型基板１や同
分鹸領域３よりも高濃度のＰ　型領域９を形成したもの
である。
この−造では、前記第４図に示されるように、負サージ
に対しては、従来と同様に１前記ｎ型領成されるダイオ
ードＤ２を使用してサージ破壊を防止し、正サージに対
しては、前記ｎ型領域２と高濃度のＰ＋型ｉ域９とで構
成されるダイオードＤ３のブレークダウンによってサー
ジ破壊を防止している。すなわち、前記ｎ　型領域６に
近接して、その周辺部に前記分離領域３にまたがる前記
Ｐ＋型領域９を設け、かつ、その不純物濃度が高いため
、この部分と前記ｎ　型領域６とで構成されるダイオー
ドの逆耐圧は低く、サージが来るとブレークダウンを起
こし、サージはＰ型基板１の接地側にバイパスされるも
のである。
したがって、本装置では入力あるいは出力端子配線部０
に乗った正サージは前記ｎ＋型領領域からｎ型領域２の
エピタキシャル層に流れ、このｎ型領域２のエピタキシ
ャル層と前記高濃度Ｐ　型領域９のブレークダウン現象
によって前記Ｐ型分離領域３に流れる。さらにその電流
は、分離領域３を通してＰ型基板１の接地側に流れる。
そしてブレークダウン電圧は、Ｐ型領域９、ｎ型領域２
の濃度を制御することにより様々に設定することガでき
る。
以上のように本発明の構造によると、電源からサージ破
壊防止用ダイオードへの配線が不用となり、また入力端
子へ印加し得る電圧が前記ｎ型領域エピタキシャル層２
と高濃度の前記Ｐ　型領域９の逆耐圧にまでになり、半
導体集積回路に大きく寄与するものである。なお、本発
明において導電型が実施例と逆の場合であってもよいこ
とは当然である。
【図面の簡単な説明】
第１図は従来例装メの等価的回路構成図、第２図、第３
図は従来例のサージ破壊防止用ダイオードの断面構造図
、第４図は本発明装置の等価的回路構成図、第６図は本
発明実施例装置の断面構造図である。

Claims (2)

    【特許請求の範囲】
  1. （１）所定導電型の基板領域および分離領域に囲まれた
    反対導電型の第１導電体領域内に形成され、外部端子用
    配線に接続された前記第１導電体領域と同導電型の第２
    導電体領域と、前記第２導ｄ体領域の周辺部に、前記分
    離領域に達しかつ前記基板より高濃度の基板と同導電型
    の第３導電体領域を備えたことを特徴とする半導体装置
    。
  2. （２）第２半導体領域に入力又は出力配線が接続される
    こと１ｆ特徴とする特許請求の範囲第１項に記載の半導
    体装置。
JP56194027A 1981-12-02 1981-12-02 半導体装置 Pending JPS5895856A (ja)

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