JPH01292414A - パワーオン・プリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体チップ上に集積されたラッチング・レジ
スタと組合せて使用するパワーオン・プリセット回路に
関するものであり、ざらに詳細には、電力が最初に印加
されたときにレジスタを初期設定し、次に動作が効果的
に解除される回路に関するものでおる。この回路はマイ
クロプロセッサなどに特に有用である。

［従来の技術］ 一般に、外部回路から初期化信号およびリセット信号を
受入れる外部ピンが設けられており、あるいは従来技術
のオンチップ・パワーオン・リセット（ＰＯＲ＞回路は
定電圧源および差動増幅器を備えている。従来のＰＯＲ
回路は能動部品、すなわち、トランジスタと、受動部品
、すなわち、抵抗やコンデンサとを組合せて構成されて
いる。

［発明が解決しようとする課題］ 従来のＦＯＲ回路の受動部品を集積回路に形成するとき
は、大きなチップ面積が必要である。受動部品に大きな
チップ面積を使用すると回路性能の正確さが減り、した
がってチップに載置することができる能動部品の数量が
少なくなる。また従来の多くのＦＯＲ回路では一定の電
流が必要であり、このため消費電力が増大する。

［課題を解決するための手段］ 第１図は本発明の実施例のパワーオン・プリセット回路
を示す。この回路には第１の部分１０があって、その内
部で接続されている電界効果トランジスタ（ＦＥＴ）２
０〜２４を備えており、また第２の部分１５があって、
その内部で接続されている電界効果トランジスタ（ＦＥ
Ｔ）３１〜３５がある。部分１０にはそれにイネーブル
信号を供給するように接続されている入力２７と、第２
の部分１５の第１および第２の人力３７および３８に接
続されている第１および第２の出力２８および３０と、
第２の部分１５の出力３６に接続されている第２の人力
２９と、がある。第２の部分１５の出力３６はプリセッ
ト回路の出力信号を１つ以上の論理積（ＡＮＤ）ゲート
４０を通してラッチング・レジスタ等に供給するように
も接続されている。供給電力（Ｖ、、）がラッチング・
レジスタに印加されると、この電力は端子２５と２６と
の間で部分１０および１５にも供給される。

電力が供給されるとき人力２７を論理低に保持すること
により、論理低はＡＮＤゲート４０に供給され、これが
ラッチング・レジスタを初期化する。

論理高のパルスが次に入力２７に加えられ、これにより
出力３６が論理高になってその状態のままとなり、プリ
セット回路を効果的に不動作の状態にする。

［作用］ 部分１０のＦＥＴ２０，２１、および２２と、部分１５
のＦＥＴ３１．３２、および３３とはＶＥ）［）端子２
５と参照端子２６との間に直列に接続されたソースとド
レインとを備えている。ＦＥＴ２３はＦＥＴ２０と２１
との接合部（ノード＃１）から参照電位２６に接続され
ている。ＦＥＴ３４はＦＥＴ３１と３２との接合部（ノ
ード＃２）から参照電位２６に接続されている。第５の
ＦＥＴ２４はＦＥＴ２２と並列に接続され、第５のＦＥ
Ｔ３５はＦＥＴ３３と並列に接続されている。この実施
例でＦＥＴ２０．２１．３１、および３２はＰＮＰ導電
型であり、残りのＦＥＴはＮＰＮ導電型である。導電型
は変更することができ、そうしてもやはり所望の結果が
得られることは当業者には明らかである。たとえば、異
なる実施例を第３図に示す。

第１の部分１０において、ＦＥＴ２１．２３、および２
４のゲートは入力端子２７に接続されており、ＦＥＴ２
０および２２のゲートは第２の入力２９に接続されてい
る。ノード＃１は第１の出力２８に接続されており、Ｆ
ＥＴ２２のソースは第２の出力３０に接続されている。

第２の部分１５において、ＦＥＴ３１．３４、および３
５のゲートは第１の人力３７に接続されており、ＦＥＴ
３２および３３のゲートは第２の入力３８に接続されて
いる。ＦＥＴ３３のソースは出力３６である。

論理低はＶＤＤが端子２５に供給されるとき人力２７に
供給される。ＦＥＴ２３と２４とは遮断され、これによ
りノード＃１がＶＤＤと共に上昇する。

入力３７の論理高の信号がＦＥＴ３４と３５とを導通さ
せ、ＦＥＴ３１を遮断するので、出力３６に論理低が発
生する。この論理低はＡＮＤゲート４０によりラッチン
グ・レジスタを初期化する。

ある期間の後、短い正のパルスが人力２７に加わる（第
２図を参照）。パルスの正に向う（立上がり）縁により
ＦＥＴ２３ど２４とが導通し、このためノード＃１が論
理低に低下する。人力３７に供給された論理低によりＦ
ＥＴ３４と３５とが遮断されると共にＦＥＴ３１が導通
し、これにより出力３６が論理高に上昇する。出力３６
での論理高は人力２９に加えられ、これがＦＥＴ２２を
導通状態にロックし、これにより入力３８に論理低が発
生する。入力３８での論理低はＦＥＴ３２を導通状態に
ロックし、ＦＥＴ３３を遮断状態にロックする。このよ
うに入力２７に加えられるパルスの負に向う（立下り）
縁は回路に影響しない。

ＡＮＤゲート４０に正の出力信号が加えられれば、その
別の入力に加えられる信号がすべて通過することができ
、プリセット回路はその動作が効果的に解除される。第
５のＦＥＴ２４および３５は回路から除去することもで
きるが、本実施例では動作を正確に行なわせるためにこ
れらのＦＥＴを備えている。

［実施例］ 第１図および第３図は共に本発明の実施例を示す。第１
図の動作は上に説明してあり、第３図の動作は同じであ
るが、反対導電型のトランジスタを備えている。

［発明の効果］ 回路はＦＥＴだけから構成されており、受動部品を含ん
でいないので、プリセット回路には定電流が存在せず、
このため消費電力が減少する。また、プリセット回路は
０ＭＯ３または類似のもので、たとえばラッチング・レ
ジスタと同じチップ上に、容易に構成される。ざらに、
受動部品がないのでプリセット回路を実施するのに必要
なチップ面積が大幅に減少する。その他、プリセット回
路による影響は、トランジスタ構成によりオフセット平
衡が生ずるため無視することができる。

【図面の簡単な説明】

第１図は本発明の実施例のパワーオン・プリセット回路
概要図である。第２図は第２図の概要図の各点での電圧
レベルを図式に示したものでおる。 第３図は本発明の他の実施例の概要図である。 ２０．２１，２２．２３．２４・・・電界効果トランジ
スタ、　２６・・・参照電位、 ３１．３２．３３，３４．３５・・・電界効果トランジ
スタ、　４０・・・ＡＮＤゲート。 特許出願人　日本モトローラ株式会社

Claims (7)

【特許請求の範囲】
1. １．半導体チツプ上に集積したラツチング・レジスタと
   関連して使用するパワーオン・プリセツト回路であって
   、 回路内で第１および第２の入力と、第１および第２の出
   力と、加わる電源電圧を受ける端子と、に接続されてい
   る複数のトランジスタを含む第１の部分を備えており、 第１の部分の第１の入力はラッチング・レジスタ用イネ
   ーブル信号を受けるように接続され、第１の部分は、そ
   の第１の入力での信号がその第１の出力の論理状態を制
   御し、その第２の入力での信号がその第２の出力の論理
   状態を制御するように構成されており、さらにパワーオ
   ン・プリセツト回路は、 回路内で第１および第２の入力と、出力と、加わる電源
   電圧を受ける端子と、に接続されている複数のトランジ
   スタを含む第２の部分を備えており、 第２の部分の出力はラッチング・レジスタと第１の部分
   の第２の入力とに接続されており、第２の部分は、その
   第１の入力での信号が、プリセツト回路の始動期間中、
   その出力の論理状態を制御し、その第２の入力での信号
   が、プリセット回路の定常状態動作期間中、その出力の
   論理状態を制御するように構成されており、 第１の部分の第１の出力は第２の部分の第１の入力に接
   続され、第１の部分の第２の出力は第２の部分の第２の
   入力に接続されて電源電圧の印加に続いて第２の部分の
   出力に初期化信号が発生し、第１の部分の第１の入力の
   信号はラッチング・レジスタとの接続からプリセット回
   路を効果的に解除するようになつていることを特徴とす
   るパワーオン・プリセット回路。
2. ２．第１および第２の部分はさらに、第１の部分の第１
   の入力での第１の論理レベルの信号が、プリセット回路
   の始動期間中、第２の部分の出力に第１の所定論理レベ
   ルの初期化信号を発生するように構成されていることを
   特徴とする特許請求の範囲第１項に記載のパワーオン・
   プリセツト回路。
3. ３．第１および第２の部分はさらに、第１の部分の第１
   の入力での、第２の、異なる論理レベルの信号がこれへ
   の第１の論理レベルの信号の印加に続いて第２の部分の
   出力に第２の、異なる所定論理レベルの信号を発生して
   第１および第２の部分をブロツクし、まず電源電圧を除
   去しなければ第２の部分の出力がそれ以上変化すること
   ができないようするように構成されていることを特徴と
   する特許請求の範囲第２項に記載のパワーオン・プリセ
   ツト回路。
4. ４．第１の部分の第１の入力での第１の論理レベルの信
   号と第１の所定論理レベルの初期化信号とは共に低く、
   第２の、異なる論理レベルの信号と第２の、異なる所定
   論理レベルの信号とは共に高いことを特徴とする特許請
   求の範囲第３項に記載のパワーオン・プリセット回路。
5. ５．第１および第２の各部分は、ソースおよびドレイン
   が電源電圧端子と参照電圧端子との間に直列に接続され
   た第１、第２、および第３の電界効果トランジスタ（Ｆ
   ＥＴ）を備え、直列接続の第３のＦＥＴは反対導電型の
   ものであり、各部分はさらに、第３のＦＥＴと同じ導電
   型で、そのドレインとソースとが第１のＦＥＴと第２の
   ＦＥＴとの接合部から電源電圧端子と参照電圧端子との
   １つに接続されている第４のＦＥＴを備えており、第１
   の部分は第１の入力を形成する第２および第４のＦＥＴ
   のゲートと、第２の入力を形成する第１および第３のＦ
   ＥＴのゲートと、第１の出力を形成する第１および第２
   のＦＥＴの接合部と、第２の出力を形成する第２および
   第３のＦＥＴの接合部とを備えており、第２の部分は第
   １の入力を形成する第１および第４のＦＥＴのゲートと
   、第２の入力を形成する第２および第３のＦＥＴのゲー
   トと、出力を形成する第２および第３のＦＥＴの接合部
   とを備えていることを特徴とする特許請求の範囲第１項
   に記載のパワーオン・プリセット回路。
6. ６．各部分の第１および第２のＦＥＴはＰＮＰ型ＦＥＴ
   であり、各部分の第３および第４のＦＥＴはＮＰＮ型Ｆ
   ＥＴであることを特徴とする特許請求の範囲第５項に記
   載のパワーオン・プリセツト回路。
7. ７．回路はラッチング・レジスタと同じチツプ上に集積
   されていることを特徴とする特許請求の範囲第１項に記
   載のパワーオン・プリセット回路。