JPH0334182A - 同期式先入れ先出しメモリおよび同期式先入れ先出しメモリ装置 - Google Patents
同期式先入れ先出しメモリおよび同期式先入れ先出しメモリ装置Info
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- JPH0334182A JPH0334182A JP1167884A JP16788489A JPH0334182A JP H0334182 A JPH0334182 A JP H0334182A JP 1167884 A JP1167884 A JP 1167884A JP 16788489 A JP16788489 A JP 16788489A JP H0334182 A JPH0334182 A JP H0334182A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、同期式のＦ Ｉ ＦＯ（Ｆｉｒｓｔ ｉｎ
Ｆｉｒｓｔｏｕｔ：先入れ先出し）メモリ装置の改良に
関する。
Ｆｉｒｓｔｏｕｔ：先入れ先出し）メモリ装置の改良に
関する。
〈従来の技術〉
従来よりＦＩＦＯメモリには同期式と非同期式の２つの
型がある。
型がある。
■同期式ＦＩＦＯメモリ装置は、その−例が第６図に示
されるように、デュアルポートメモリを利用したＦＩＦ
Ｏで、基本的には１つのＲＡ Ｍ ４５を２つのボート
４１．４２（入力ボートと出力ボート）から交互にアク
セスする構成となっている。この場合、調停回路４３に
より優先度の高い方のボートに接続されたバスがセレク
タ４４により選択され、ＲＡＭ測のバスに接続され、Ｒ
ＡＭとのアクセスが行われるようになっている。
されるように、デュアルポートメモリを利用したＦＩＦ
Ｏで、基本的には１つのＲＡ Ｍ ４５を２つのボート
４１．４２（入力ボートと出力ボート）から交互にアク
セスする構成となっている。この場合、調停回路４３に
より優先度の高い方のボートに接続されたバスがセレク
タ４４により選択され、ＲＡＭ測のバスに接続され、Ｒ
ＡＭとのアクセスが行われるようになっている。
■非同期式ト’ＩＦＯメモリ装置は、第７図に示すよう
にエツジトリガ型の７リツプフロツプ（いわゆるＤ形フ
リップフロップ）を用いた回路５１．５２゜５３、・・
・を直列接続している。そして、各回路は前段からのク
ロックにより起動されるが、内部には遅延回路が設けら
れていてそこでクロックを遅延して次段へ出力するよう
になってい・る、 これにより全体としてはシフトレジ
スタのような機能を発揮し、データがフリップフロップ
上を流れて行く、なお、この場合の入力と出力とは完全
に非同期である。
にエツジトリガ型の７リツプフロツプ（いわゆるＤ形フ
リップフロップ）を用いた回路５１．５２゜５３、・・
・を直列接続している。そして、各回路は前段からのク
ロックにより起動されるが、内部には遅延回路が設けら
れていてそこでクロックを遅延して次段へ出力するよう
になってい・る、 これにより全体としてはシフトレジ
スタのような機能を発揮し、データがフリップフロップ
上を流れて行く、なお、この場合の入力と出力とは完全
に非同期である。
〈発明が解決しようとする課題〉
しかしながら、同期式ＦＩＦＯメモリ装置では、基本的
にＲＡＭを使用しているため容量を大きくすることがで
きる利点はあるものの、高速なレスポンスに対応できな
いという問題がある。
にＲＡＭを使用しているため容量を大きくすることがで
きる利点はあるものの、高速なレスポンスに対応できな
いという問題がある。
他方、非同期式ＦＩＦＯメモリ装置では、高速なアクセ
スが可能ではあるが、反面り形フリップフロップの組み
合わせのためにメモリ容量を増大しにくいこと、および
内部遅延を利用しているためグリッジ（ヒゲ）が発生し
たり回路の検証のためのシミュレーションが困難である
という問題があった。
スが可能ではあるが、反面り形フリップフロップの組み
合わせのためにメモリ容量を増大しにくいこと、および
内部遅延を利用しているためグリッジ（ヒゲ）が発生し
たり回路の検証のためのシミュレーションが困難である
という問題があった。
なお、グリッジやシミュレーション対策にはＤ形フリッ
プフロップの動作を同期クロック化する方式が考えられ
るが、この場合はＤ形フリップフロップ内のデータが同
時に移動するため消費電力の増大やこれによる回路内部
の動作不安定が生じ、この方式は採用することができな
い。
プフロップの動作を同期クロック化する方式が考えられ
るが、この場合はＤ形フリップフロップ内のデータが同
時に移動するため消費電力の増大やこれによる回路内部
の動作不安定が生じ、この方式は採用することができな
い。
本発明の目的は、このような点に鑑みてなされたもので
、グリッジが発生せず、シミュレーションも容易な同期
式Ｆｌ１７０メモリを提供すること、およびこのＦＩＦ
Ｏメモリを使用し高速化と低消費電力化を図った同期式
ＦＩＦＯメモリ装置を提供することにある。
、グリッジが発生せず、シミュレーションも容易な同期
式Ｆｌ１７０メモリを提供すること、およびこのＦＩＦ
Ｏメモリを使用し高速化と低消費電力化を図った同期式
ＦＩＦＯメモリ装置を提供することにある。
く課題を解決するための手段〉
このような目的を達成するために、本発明の同期式ＦＩ
ＦＯメモリは、第１図の原理構成図に示すように、複数
個のレジスタ１１．１２．１３を直列に接続してなるデ
ータレジスタ群１０と、各レジスタに対してデータをシ
フトさせるための同期クロックをそれぞれ送出するもの
であって、自己のレジスタがデータを取り込めるかどう
かまたは前段のレジスタがデータを収り込めるかどうか
でレジスタに送出する同期クロックを制御すると同時に
レジスタのデータの有無も伝送するレジスタ制御回路２
Ｌ ２２．２３よりなるレジスタ制御回路群２ｏより構
成されたことを特徴とする。
ＦＯメモリは、第１図の原理構成図に示すように、複数
個のレジスタ１１．１２．１３を直列に接続してなるデ
ータレジスタ群１０と、各レジスタに対してデータをシ
フトさせるための同期クロックをそれぞれ送出するもの
であって、自己のレジスタがデータを取り込めるかどう
かまたは前段のレジスタがデータを収り込めるかどうか
でレジスタに送出する同期クロックを制御すると同時に
レジスタのデータの有無も伝送するレジスタ制御回路２
Ｌ ２２．２３よりなるレジスタ制御回路群２ｏより構
成されたことを特徴とする。
また、高速化と低消費電力化を図った本発明の同期式Ｆ
ＩＦＯメモリ装置においては、第２図の構成図に示すよ
うに、上記のような構成の同期式ＦＩＦＯメモリを２個
用い、このＦＩＦＯメモリに入力データを順番に分配す
ると共に基本クロックを分周し、て各ＦＩＦＯメモリに
専用のクロックＣＬＫを与えるセレクタ３１と、 セレクタ３１のＦＩＦＯメモリへの分配順序と一致して
ＦＩＦＯメモリを選択し、選択されたＦＩＦＯメモリの
出力を受け取って送出するデコーダ３４を具備したこと
を特徴とする。
ＩＦＯメモリ装置においては、第２図の構成図に示すよ
うに、上記のような構成の同期式ＦＩＦＯメモリを２個
用い、このＦＩＦＯメモリに入力データを順番に分配す
ると共に基本クロックを分周し、て各ＦＩＦＯメモリに
専用のクロックＣＬＫを与えるセレクタ３１と、 セレクタ３１のＦＩＦＯメモリへの分配順序と一致して
ＦＩＦＯメモリを選択し、選択されたＦＩＦＯメモリの
出力を受け取って送出するデコーダ３４を具備したこと
を特徴とする。
く作用〉
前記同期式ＦＩＦＯメモリにおいては、ＦＩＦＯメモリ
の出力部（最前段レジスタ）がらデータを取り出すとき
、それ以降のレジスタも同期してデータがシフトする。
の出力部（最前段レジスタ）がらデータを取り出すとき
、それ以降のレジスタも同期してデータがシフトする。
したがって、グリッジが発生せず、回路の検証のための
シミュレーションがしやすいという利点がある。
シミュレーションがしやすいという利点がある。
また、同期式ＦＩＦＯメモリ装置においては、２つのＦ
ＩＦＯメモリを交互に使用してデ−タ取フｉ・を実現し
ている。レジスタのシフト段数としては２つのＦＩＦＯ
メモリの合計段数であるが、１つのクロックで同時に動
作するレジスタはいずれか一方のＦＩＦＯメモリだけで
ある。したがって、従来の場合と比較して、段数が半分
となり、瞬時に必要となるＦＩＦＯメモリ装置内の電力
も半減している。
ＩＦＯメモリを交互に使用してデ−タ取フｉ・を実現し
ている。レジスタのシフト段数としては２つのＦＩＦＯ
メモリの合計段数であるが、１つのクロックで同時に動
作するレジスタはいずれか一方のＦＩＦＯメモリだけで
ある。したがって、従来の場合と比較して、段数が半分
となり、瞬時に必要となるＦＩＦＯメモリ装置内の電力
も半減している。
〈実施例〉
以下図面を参照して本発明の実施例を詳細に説明する。
第３図は本発明に係る同期式ＦＩＦＯメモリの構成図で
ある。各段の構成は同一であるので、図には２Ｐ１分の
構成のみを代表して示しである。レジスタ１１．１２と
しては、例えば図示のようにＤ形フリップフロップが用
いられ、レジスタ部御回Ｆ＃Ｉ２１から与えられるクロ
ツクＩＮｃＬＫの立上がりで、Ｄ入力端子に導かれてい
る入力データを取り込むようにしている。そしてＱ出力
は前段のＤ入力端子への入力信号となる。なお、図では
、１ビツトのレジスタしか示されていないが、実際には
入力データのビット数分だけのフリップフロップ列が並
列に配列され（各段のフリップフロップは同一のクロッ
クＩＮＣＬＫが並列的に与えられる）、複数ビットが並
列にシフトされる。
ある。各段の構成は同一であるので、図には２Ｐ１分の
構成のみを代表して示しである。レジスタ１１．１２と
しては、例えば図示のようにＤ形フリップフロップが用
いられ、レジスタ部御回Ｆ＃Ｉ２１から与えられるクロ
ツクＩＮｃＬＫの立上がりで、Ｄ入力端子に導かれてい
る入力データを取り込むようにしている。そしてＱ出力
は前段のＤ入力端子への入力信号となる。なお、図では
、１ビツトのレジスタしか示されていないが、実際には
入力データのビット数分だけのフリップフロップ列が並
列に配列され（各段のフリップフロップは同一のクロッ
クＩＮＣＬＫが並列的に与えられる）、複数ビットが並
列にシフトされる。
レジスタ制御回路２１と２２は同−構成である。レジス
タ制御回路２１は、Ｄ型フリップフロップ２１ａ、アン
ドゲート２１ｂ、オアゲート２１ｃより＃ｈ戊されてい
る。フリップフロップ２１ａは、Ｄ入力端子に導かれて
いるインプットステータス信号（ＩＮＰＵＴＳ１＾ＴＵ
Ｓ信号）をクロックＩＮ、ＣＬＫの立上がりで取り込む
、 ＩＮＰＵＴ ＳＴ＾ＴＵＳ信号は、レジスタ部に取
り込まれるデータがあるかないかを示す信号で、外部（
例えば、プロセッサ）から与えられる。ＩＮＰＵＴ Ｓ
Ｔ＾ＴｔｌＳ信号を取り込んだフリップフロップそれよ
り前段（２２ａ、 ・・・）のフリップフロップ２１
ａの出力Ｑは後段のＤ入力端子に与えられる。
タ制御回路２１は、Ｄ型フリップフロップ２１ａ、アン
ドゲート２１ｂ、オアゲート２１ｃより＃ｈ戊されてい
る。フリップフロップ２１ａは、Ｄ入力端子に導かれて
いるインプットステータス信号（ＩＮＰＵＴＳ１＾ＴＵ
Ｓ信号）をクロックＩＮ、ＣＬＫの立上がりで取り込む
、 ＩＮＰＵＴ ＳＴ＾ＴＵＳ信号は、レジスタ部に取
り込まれるデータがあるかないかを示す信号で、外部（
例えば、プロセッサ）から与えられる。ＩＮＰＵＴ Ｓ
Ｔ＾ＴｔｌＳ信号を取り込んだフリップフロップそれよ
り前段（２２ａ、 ・・・）のフリップフロップ２１
ａの出力Ｑは後段のＤ入力端子に与えられる。
Ｑ出力（Ｄ＾１＾５ＴＡＴＵＳ信号）は自己のレジスタ
部にデータがあるかないかを示すステータス信号である
。
部にデータがあるかないかを示すステータス信号である
。
フリップフロップ２１ａへ与えられるクロックＩＮＣＬ
Ｋは、アンドゲート２１ｂにおいて、基準となるクロッ
クＣＬＫとオアゲート２１ｃの出力およびフリップフロ
ップ２１ａのＤ入力（ＩＮＰＵＴＳＴ＾ＴｕＳ信号）の
３つの信号の論理積により得られた信号である。オアゲ
ート２１ｃでは、フリップフロップ２１ａの反転出力Ｑ
と前段のオアゲート２２ｃの出力（ＬＯＡＤ信号：前段
がデータ取り込み可能状態であることを示す信号で、Ｆ
ＩＦＯの出力側ではデータを取り出すストローブ信号で
ある）との論理和をとっている。この最後段の論理和信
号はＩＮＰＵＴ ＲＥＡＤＹ信号として外部（プロセ
ッサ）へ送られる。
Ｋは、アンドゲート２１ｂにおいて、基準となるクロッ
クＣＬＫとオアゲート２１ｃの出力およびフリップフロ
ップ２１ａのＤ入力（ＩＮＰＵＴＳＴ＾ＴｕＳ信号）の
３つの信号の論理積により得られた信号である。オアゲ
ート２１ｃでは、フリップフロップ２１ａの反転出力Ｑ
と前段のオアゲート２２ｃの出力（ＬＯＡＤ信号：前段
がデータ取り込み可能状態であることを示す信号で、Ｆ
ＩＦＯの出力側ではデータを取り出すストローブ信号で
ある）との論理和をとっている。この最後段の論理和信
号はＩＮＰＵＴ ＲＥＡＤＹ信号として外部（プロセ
ッサ）へ送られる。
このような構成における動作を第４図のタイムチャート
を参照して次に説明する。ＬＯＡＤ信号がアクティブの
とき、または自己のレジスタにデータがない場合は、オ
アゲート２１ｃの出力がＨＩＧＨレベルとなり、レジス
タ部に同期クロックＩＮＣＬＫが送出され、データがシ
フトして行く［第４図の（ｄ）］。
を参照して次に説明する。ＬＯＡＤ信号がアクティブの
とき、または自己のレジスタにデータがない場合は、オ
アゲート２１ｃの出力がＨＩＧＨレベルとなり、レジス
タ部に同期クロックＩＮＣＬＫが送出され、データがシ
フトして行く［第４図の（ｄ）］。
前段がデータ取り込み不可となった場合（第４図におけ
る０部分）は、オアゲートの出力がＬＯＷレベルとなり
アンドゲートにおいてクロツクＣＬＫの通過が閉じられ
るので、レジスタ部でのデ−タ取フｉ・が禁止される。
る０部分）は、オアゲートの出力がＬＯＷレベルとなり
アンドゲートにおいてクロツクＣＬＫの通過が閉じられ
るので、レジスタ部でのデ−タ取フｉ・が禁止される。
前段がデータ取り込み可能となると（第４図の■部分）
、再びアンドゲートを通してクロックが出力され、レジ
スタ部でのデータシフトが行なわれる。
、再びアンドゲートを通してクロックが出力され、レジ
スタ部でのデータシフトが行なわれる。
後段にデータがない場合、すなわちＩＮＰＵＴＳＴＡＴ
ＵＳｆｆｉＬ ＯＷのときは、クロックはアンドゲート
２１ｂを通過せず、フリップフロップ２１ａにもレジス
タ１１にも入らない、電源投入直後などの初期状！Ｂ（
まだアクセスされていない状態）のときには当然レジス
タにデータが存在しないが、このような場合クロック送
出が禁止され、消費電力の抑制が自動的に行われること
になる。
ＵＳｆｆｉＬ ＯＷのときは、クロックはアンドゲート
２１ｂを通過せず、フリップフロップ２１ａにもレジス
タ１１にも入らない、電源投入直後などの初期状！Ｂ（
まだアクセスされていない状態）のときには当然レジス
タにデータが存在しないが、このような場合クロック送
出が禁止され、消費電力の抑制が自動的に行われること
になる。
次に、このような同期式ＦＩＦＯメモリを２つ備えた同
期式ＰＩＦ”０メモリ装置について更に詳細に説明する
。第２図において、セレクタ３１は、入力データを一旦
取り込んだ後、２つのＰＩＦＯメモリ３２（ＦＩＦＯＡ
〉および３３（ＰＩＦＯＢ）へ交互に振り分けて出力す
ると共に各ＦＩＦＯメモリに必要なりロックを供給する
ものである。
期式ＰＩＦ”０メモリ装置について更に詳細に説明する
。第２図において、セレクタ３１は、入力データを一旦
取り込んだ後、２つのＰＩＦＯメモリ３２（ＦＩＦＯＡ
〉および３３（ＰＩＦＯＢ）へ交互に振り分けて出力す
ると共に各ＦＩＦＯメモリに必要なりロックを供給する
ものである。
デコーダ３４は、セレクタ３１での切り替えの順番に合
わせて２つのＦＩＦＯメモリからの出力データを交互に
取り込み、それを出力するものである。
わせて２つのＦＩＦＯメモリからの出力データを交互に
取り込み、それを出力するものである。
前記２つのＦＩＦＯメモリ３２．３３に与えるクロック
はセレクタ３１より与えられる。セレクタにはクロック
を分周するための分周機能が内蔵されていて、第５図に
示すように基本のクロツクスピ−ドを分割し、互いに異
なる位相の２つのクロックを生成する。・Ｐ Ｉ ＦＯ
ＡはクロックＣＬＫＡ、ＰＩＦＯＢはクロツクスピ−ド
のそれぞれの立上がりのタイミングで動作する。
はセレクタ３１より与えられる。セレクタにはクロック
を分周するための分周機能が内蔵されていて、第５図に
示すように基本のクロツクスピ−ドを分割し、互いに異
なる位相の２つのクロックを生成する。・Ｐ Ｉ ＦＯ
ＡはクロックＣＬＫＡ、ＰＩＦＯＢはクロツクスピ−ド
のそれぞれの立上がりのタイミングで動作する。
このような構成において、１つのＦＩＦＯメモリがｎ段
で構成されているとすると、全体としては２ｎ段のＦＩ
ＦＯメモリとなる。しかしながら、これは、従来のよう
に１本のＦ” Ｉ Ｆ Ｏメモリにした場合（２ｎ段）
に対応させると動作クロックが２倍になったのと等価で
ある。
で構成されているとすると、全体としては２ｎ段のＦＩ
ＦＯメモリとなる。しかしながら、これは、従来のよう
に１本のＦ” Ｉ Ｆ Ｏメモリにした場合（２ｎ段）
に対応させると動作クロックが２倍になったのと等価で
ある。
出力データが取り出された時を例に、１つのクロックで
動作するフリップフロップのゲート数に注目すると、従
来の場合は全フリップフロップが動作するのに対し、本
発明の場合は全体の１／２（ｎ段のフリップフロップ）
になり、瞬時に必要となる電力も抑えられている。
動作するフリップフロップのゲート数に注目すると、従
来の場合は全フリップフロップが動作するのに対し、本
発明の場合は全体の１／２（ｎ段のフリップフロップ）
になり、瞬時に必要となる電力も抑えられている。
また、１つのデータが入力から出力までに経由するフリ
ップフロップの段数は本発明では従来に比べ半分で済み
、消費電力が抑えられている９逆に同等の消費電力でよ
ければ、クロックスピードを２倍にすることができ、Ｆ
ＩＦＯメモリ装置内の処理速度が２倍になる。
ップフロップの段数は本発明では従来に比べ半分で済み
、消費電力が抑えられている９逆に同等の消費電力でよ
ければ、クロックスピードを２倍にすることができ、Ｆ
ＩＦＯメモリ装置内の処理速度が２倍になる。
なお、ＦＩＦＯメモリは２組に限定されるものではなく
、２Ｍ以上とすることか可能である。また各ＦＩＦＯメ
モリを何段とするがは、必要とするスピードと、セレク
タおよびデコーダの回路数に対する全体の回路数の比率
から決定される。
、２Ｍ以上とすることか可能である。また各ＦＩＦＯメ
モリを何段とするがは、必要とするスピードと、セレク
タおよびデコーダの回路数に対する全体の回路数の比率
から決定される。
〈発明の効果〉
以上詳細に説明したように、同期式ＦＩＦＯメモリによ
れば次のような効果がある。
れば次のような効果がある。
■同じＦＩＦＯ段数とした場合、従来のものに比べ全体
の消費電力が抑えられる。
の消費電力が抑えられる。
■ＦＩＦＯＦモリの出力ＩＩＩ （最前段レジスタ）か
らデータを収り出す時それより後段のレジスタ部も同期
してデータがシフトするので、出力側にグリッジは発生
せず、またゲートアレイでは検証のためのシミ１レーシ
ヨンが安易である。
らデータを収り出す時それより後段のレジスタ部も同期
してデータがシフトするので、出力側にグリッジは発生
せず、またゲートアレイでは検証のためのシミ１レーシ
ヨンが安易である。
■レジスタ制御回路群は、回路構成が簡単であり、しか
も各レジスタ制御回路の入力端子および出力端子は互い
に接続できるので容易にＦＩＦＯの段数を増やすことが
できる。
も各レジスタ制御回路の入力端子および出力端子は互い
に接続できるので容易にＦＩＦＯの段数を増やすことが
できる。
また、同期式ＦＩＦＯメモリ装置においては次のような
効果がある。
効果がある。
■瞬時に必要となる消費電力を抑えることができ、ＦＩ
ＦＯメモリ装置内の動作が安定する。
ＦＯメモリ装置内の動作が安定する。
■従来に比べて追加する回路はセレクタとデコーダであ
り、追加のための負担が軽い。
り、追加のための負担が軽い。
■従来と同等の消費電力でよければ、ＦＩＦＯメモリ装
置内のデータ移動速度がＦＩＦＯの組数に比例して高速
になる。
置内のデータ移動速度がＦＩＦＯの組数に比例して高速
になる。
第１図は本発明に係る同期式ＦＩＦＯメモリの原理構成
図、第２図は同期式ＦＩＦＯメモリ装置の構成図、第３
図は同期式ＦＩＦＯメモリの一実施関を示す要部構成図
、第４図はＦＩＦＯメモリの動作を説明するためのタイ
ムチャート、第５図は同期式ＦＩＦＯメモリ装置におけ
るクロックの波形図を示す図、第６図は従来の同期式Ｆ
Ｉ ＦＯメモリ装置の一例を示す構成図、第７図は非
同朋弐ＦＩＦＯメモリ装置の一例を示す図である。 １０・・・データレジスタ群、１１．１２．１３・・・
レジスタ、２０・・・レジスタ制御回路群、２１．２２
．２３・・・レジスタ制御回路、２１ａ、２２ａ・・・
フリップフロップ、２１ｂ。 ２２ｂ・・・アンドゲート、２１ｃ 、 ２２ｃ・・・
オアゲート、３１・・・セレクタ、３２．３３・・・Ｆ
ＩＦＯメモリ、３４・・・デコーダ。 こＬＫｓ 第 図 第 ダ 図 第 図 ３ 第 図
図、第２図は同期式ＦＩＦＯメモリ装置の構成図、第３
図は同期式ＦＩＦＯメモリの一実施関を示す要部構成図
、第４図はＦＩＦＯメモリの動作を説明するためのタイ
ムチャート、第５図は同期式ＦＩＦＯメモリ装置におけ
るクロックの波形図を示す図、第６図は従来の同期式Ｆ
Ｉ ＦＯメモリ装置の一例を示す構成図、第７図は非
同朋弐ＦＩＦＯメモリ装置の一例を示す図である。 １０・・・データレジスタ群、１１．１２．１３・・・
レジスタ、２０・・・レジスタ制御回路群、２１．２２
．２３・・・レジスタ制御回路、２１ａ、２２ａ・・・
フリップフロップ、２１ｂ。 ２２ｂ・・・アンドゲート、２１ｃ 、 ２２ｃ・・・
オアゲート、３１・・・セレクタ、３２．３３・・・Ｆ
ＩＦＯメモリ、３４・・・デコーダ。 こＬＫｓ 第 図 第 ダ 図 第 図 ３ 第 図
Claims (2)
- （１）複数個のレジスタを直列に接続してなるデータレ
ジスタ群と、 前記各レジスタに対してデータをシフトさせるための同
期クロックをそれぞれ送出するものであって、データが
取り込めるかどうかまたは前段のレジスタがデータを受
けられるかどうかに応じてレジスタに与える同期クロッ
クの送出を制御すると同時に、レジスタのデータの有無
を前段に通知するレジスタ制御回路よりなるレジスタ制
御回路群 を具備したことを特徴とする同期式先入れ先出しメモリ
。 - （２）複数個のレジスタを直列に接続してなるデータレ
ジスタ群と、 前記各レジスタに対してデータをシフトさせるための同
期クロックをそれぞれ送出するものであって、データが
取り込めるかどうかまたは前段のレジスタがデータを受
けられるかどうかに応じてレジスタに与える同期クロッ
クの送出を制御すると同時に、レジスタのデータの有無
を前段に通知するレジスタ制御回路よりなるレジスタ制
御回路群 を具備した同期式先入れ先出しメモリを複数個備え、 この同期式先入れ先出しメモリのそれぞれに、入力デー
タを順番に分配すると共に基本クロックを分周して作成
した互いに異なる位相のクロックをそれぞれ与えるセレ
クタと、 このセレクタの同期式先入れ先出しメモリへの分配順序
と一致して同期式先入れ先出しメモリを選択し、その出
力を受け取って送出するデコーダを具備したことを特徴
とする同期式先入れ先出しメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167884A JPH0334182A (ja) | 1989-06-29 | 1989-06-29 | 同期式先入れ先出しメモリおよび同期式先入れ先出しメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167884A JPH0334182A (ja) | 1989-06-29 | 1989-06-29 | 同期式先入れ先出しメモリおよび同期式先入れ先出しメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334182A true JPH0334182A (ja) | 1991-02-14 |
Family
ID=15857864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167884A Pending JPH0334182A (ja) | 1989-06-29 | 1989-06-29 | 同期式先入れ先出しメモリおよび同期式先入れ先出しメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334182A (ja) |
-
1989
- 1989-06-29 JP JP1167884A patent/JPH0334182A/ja active Pending
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