JPH01295525A - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
- Publication number
- JPH01295525A JPH01295525A JP63126578A JP12657888A JPH01295525A JP H01295525 A JPH01295525 A JP H01295525A JP 63126578 A JP63126578 A JP 63126578A JP 12657888 A JP12657888 A JP 12657888A JP H01295525 A JPH01295525 A JP H01295525A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pull
- output
- trs
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ素子と相補型ＭＯＳ（以下ＣＭＯＳ
と称す）素子を複合して構成する論理回路（以下Ｂ ｉ
ＣＭＯＳ論理回路と称す）に関し、特に、バイポーラ素
子をファンアウトの高負荷駆動手段としてＣＭＯＳ論理
ゲートと組合せて用いるＢｉＣＭＯＳ論理回路に関する
。
と称す）素子を複合して構成する論理回路（以下Ｂ ｉ
ＣＭＯＳ論理回路と称す）に関し、特に、バイポーラ素
子をファンアウトの高負荷駆動手段としてＣＭＯＳ論理
ゲートと組合せて用いるＢｉＣＭＯＳ論理回路に関する
。
従来、この種のＢ ｉＣＭＯＳ論理回路は第３図に示す
様ばプルアップ、プルダウン用素子として各々１個のバ
イポーラトランジスタＱａ、Ｑ４で構成されていた。
様ばプルアップ、プルダウン用素子として各々１個のバ
イポーラトランジスタＱａ、Ｑ４で構成されていた。
上述した従来のＢ ｉＣＭＯＳ論理回路は、トーテムポ
ール接続されたバイポーラトランジスタが各々１個で構
成されている為、駆動する負荷が大きいと、バイポーラ
トランジスタ更には、前段のＣＭＯＳ）ランジスタのデ
イメンジョンを大きくするか、又は、負荷を分割して駆
動する必要があリ、集積度の低下を招くという欠点があ
った。
ール接続されたバイポーラトランジスタが各々１個で構
成されている為、駆動する負荷が大きいと、バイポーラ
トランジスタ更には、前段のＣＭＯＳ）ランジスタのデ
イメンジョンを大きくするか、又は、負荷を分割して駆
動する必要があリ、集積度の低下を招くという欠点があ
った。
本発明のＢ ｉＣＭＯＳ論理回路は、各々２段ないしそ
れ以上のダーリントン接続されたバイポーラトランジス
タで構成されたプルアップ・プルダウン素子をトーテム
ポール接続した負荷駆動回路と、相補型ＭＯＳ論理ゲー
トと、前記相補型ＭＯＳ論理ゲートの入力と前記負荷駆
動回路の出力を入力とし該出力と接地電位間に直列に接
続されたｎチャンネルＭＯＳトランジスタからなる制御
回路を有し、前記相補型ＭＯＳ論理ゲートの出力電流で
前記負荷駆動回路のプルアップ素子のベースを駆動し、
前記制御回路の出力電流で前記負荷駆動回路のプルダウ
ン素子のベースを駆動するように構成される。
れ以上のダーリントン接続されたバイポーラトランジス
タで構成されたプルアップ・プルダウン素子をトーテム
ポール接続した負荷駆動回路と、相補型ＭＯＳ論理ゲー
トと、前記相補型ＭＯＳ論理ゲートの入力と前記負荷駆
動回路の出力を入力とし該出力と接地電位間に直列に接
続されたｎチャンネルＭＯＳトランジスタからなる制御
回路を有し、前記相補型ＭＯＳ論理ゲートの出力電流で
前記負荷駆動回路のプルアップ素子のベースを駆動し、
前記制御回路の出力電流で前記負荷駆動回路のプルダウ
ン素子のベースを駆動するように構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例を示す回路図で、ＮＡ
ＮＤゲートに適用されたものであり、ｎチャンネルＭＯ
Ｓトランジスタｎｌ 、ｎ２ ＋ｎ３ 、ｎ４ ＋ ｎ
５及びｐチャンネルＭＯＳ）ランジスタｐ１＋ ｐ２１
ｎ ｐｎ型バイポーラトランジスタＱｒ 、Ｑ２ 、
Ｑ３ 、Ｑ４から構成される。
ＮＤゲートに適用されたものであり、ｎチャンネルＭＯ
Ｓトランジスタｎｌ 、ｎ２ ＋ｎ３ 、ｎ４ ＋ ｎ
５及びｐチャンネルＭＯＳ）ランジスタｐ１＋ ｐ２１
ｎ ｐｎ型バイポーラトランジスタＱｒ 、Ｑ２ 、
Ｑ３ 、Ｑ４から構成される。
Ｍ ＯＳ ）ランジスタｐｌ ＋ Ｐ２ 、ｎ４ ＋
ｎ５は正論理のＮＡＮＤゲートを構成し、ｎｌ 、ｎ２
１ｎ３は適当なしきい電圧のエンハンスメントトランジ
スタで構成される制御回路であり、バイポーラトランジ
スタＱｒ ＋ Ｑ２ ＋及びＱ３．Ｑ４は、各々ダーリ
ントン接続されて、それぞれ負荷駆動回路のトーテムポ
ール接続のプルアップ及びプルダウン素子を構成してい
る。
ｎ５は正論理のＮＡＮＤゲートを構成し、ｎｌ 、ｎ２
１ｎ３は適当なしきい電圧のエンハンスメントトランジ
スタで構成される制御回路であり、バイポーラトランジ
スタＱｒ ＋ Ｑ２ ＋及びＱ３．Ｑ４は、各々ダーリ
ントン接続されて、それぞれ負荷駆動回路のトーテムポ
ール接続のプルアップ及びプルダウン素子を構成してい
る。
入力１１＋１２の何れか、又は共に論理“０”（エンハ
ンスメントｎチャンネルＭＯＳ）ランジスタを導通させ
エンハンスメントｎチャンネルＭＯＳトランジスタを遮
断させるに十分低い電圧が印加された時）の場合、トラ
ンジスタｐｘ又はｐ２が導通し、トランジスタｎ４又は
ｎ、が遮断し、トランジスタｐ、又はｐ２を介してトラ
ンジスタＱｌのベース電流が駆動される。
ンスメントｎチャンネルＭＯＳ）ランジスタを導通させ
エンハンスメントｎチャンネルＭＯＳトランジスタを遮
断させるに十分低い電圧が印加された時）の場合、トラ
ンジスタｐｘ又はｐ２が導通し、トランジスタｎ４又は
ｎ、が遮断し、トランジスタｐ、又はｐ２を介してトラ
ンジスタＱｌのベース電流が駆動される。
トランジスタＱｒのコレクタ電流は、トランジスタＱｌ
のベース電流に対し、トランジスタＱ１の駆動能力分増
幅されており、これがトランジスタＱ２のベース電流と
なる。又、トランジスタＱ２のベース、コレクタ間でも
同様の増幅がなされ、これにより、出力０１の負荷駆動
能力はＱｌとＱ２の各々の駆動能力の積で与えられる。
のベース電流に対し、トランジスタＱ１の駆動能力分増
幅されており、これがトランジスタＱ２のベース電流と
なる。又、トランジスタＱ２のベース、コレクタ間でも
同様の増幅がなされ、これにより、出力０１の負荷駆動
能力はＱｌとＱ２の各々の駆動能力の積で与えられる。
この結果出力０１は論理″１”に強く駆動される。
この時、同時にトランジスタｎｌ＋１２は遮断し、出力
０１が論理“１”に向かうと、トランジスタｎ３が導通
し、トランジスタＱ３のベース電局が引抜かれトランジ
スタＱ、は完全に遮断し、トランジスタＱ４にベース電
流が供給されず、トランジスタＱ４を遮断する。
０１が論理“１”に向かうと、トランジスタｎ３が導通
し、トランジスタＱ３のベース電局が引抜かれトランジ
スタＱ、は完全に遮断し、トランジスタＱ４にベース電
流が供給されず、トランジスタＱ４を遮断する。
次に入力１１＋１２が共に論理“ｌ” （エンハンスメ
ントｎチャンネルＭＯＳ）ランジスタを導通させ、エン
ハンスメントｎチャンネルＭＯＳトランジスタ遮断させ
るに十分な電位が印加された時）の場合、トランジスタ
ル１．Ｐ２遮断し、トランジスタｎ４ 、ｎ５が導通し
、トランジスタＱｌのベース電極が引抜かれトランジス
タＱ１は完全に遮断し、トランジスタＱ２にベース電流
が供給されず、トランジスタＱ２も遮断する。
ントｎチャンネルＭＯＳ）ランジスタを導通させ、エン
ハンスメントｎチャンネルＭＯＳトランジスタ遮断させ
るに十分な電位が印加された時）の場合、トランジスタ
ル１．Ｐ２遮断し、トランジスタｎ４ 、ｎ５が導通し
、トランジスタＱｌのベース電極が引抜かれトランジス
タＱ１は完全に遮断し、トランジスタＱ２にベース電流
が供給されず、トランジスタＱ２も遮断する。
この時同時に、トランジスタｎ１ 、ｎ２ ｒ ｎ３が
導通し、そのしきい電圧が適当にとっである為、出力０
１が論理“１”である間は、トランジスタｎ １ ＋
ｎ ２を介しトランジスタＱ３のベース電流が駆動され
る。
導通し、そのしきい電圧が適当にとっである為、出力０
１が論理“１”である間は、トランジスタｎ １ ＋
ｎ ２を介しトランジスタＱ３のベース電流が駆動され
る。
前述したと同様に出力０１は、トランジスタＱ３．Ｑ４
の各々の駆動能力の積で駆動され強力に論理“０′”に
駆動される。
の各々の駆動能力の積で駆動され強力に論理“０′”に
駆動される。
第２図は本発明の第２の実施例を示す回路図で、ＮＯＲ
ゲートに適用されたものであり、ｎチャンネルＭＯＳト
ランジスタｎ１ 、ｎ２＋ ｎ３ ＋ｎ ４ ｒ ｎ’
５及びｐチャンネルＭＯＳ）ランジスタｐ１＋ ｐ２
＋ ｎＰｎ型バイポーラトランジスタＱｌ、Ｑ２ 、Ｑ
３ 、Ｑ４から構成される。
ゲートに適用されたものであり、ｎチャンネルＭＯＳト
ランジスタｎ１ 、ｎ２＋ ｎ３ ＋ｎ ４ ｒ ｎ’
５及びｐチャンネルＭＯＳ）ランジスタｐ１＋ ｐ２
＋ ｎＰｎ型バイポーラトランジスタＱｌ、Ｑ２ 、Ｑ
３ 、Ｑ４から構成される。
ＭＯＳトランジスタＰ １＋ ｐ２ ＋ ｎ４．ｎ、は
正論理のＮＯＲゲートを構成し、ｎｌ 、 ｎ２ 。
正論理のＮＯＲゲートを構成し、ｎｌ 、 ｎ２ 。
ｎ３は適当なしきい電圧のエンハンスメントトランジス
タで構成される制御回路であり、バイポーラトランジス
タＱｌ 、Ｑ２ 、Ｑｓ 、Ｑ４ム各々ダーリントン接
続されて、それぞれ負荷駆動回路のトーテムポール接続
のプルアップ及びプルダウン素子を構成する。
タで構成される制御回路であり、バイポーラトランジス
タＱｌ 、Ｑ２ 、Ｑｓ 、Ｑ４ム各々ダーリントン接
続されて、それぞれ負荷駆動回路のトーテムポール接続
のプルアップ及びプルダウン素子を構成する。
入力１１＋１２が共に論理“０”の場合、トランジスタ
Ｐ １＋ Ｐ ２が導通し、トランジスタｎ ４ ＋
ｎ５は遮断し、トランジスタＰｔ ＋ Ｐａを介してト
ランジスタＱ１のベース電流が駆動される。
Ｐ １＋ Ｐ ２が導通し、トランジスタｎ ４ ＋
ｎ５は遮断し、トランジスタＰｔ ＋ Ｐａを介してト
ランジスタＱ１のベース電流が駆動される。
第１の実施例と同様に出力０１はトランジスタＱ１．Ｑ
２の各々の駆動能力の積で駆動され強力に論理“ｌ”に
駆動される。
２の各々の駆動能力の積で駆動され強力に論理“ｌ”に
駆動される。
この時、同時にトランジスタｎｌ＋ｎ２は遮断し、出力
０１が論理“１”となるとトランジスタｎ３が導通し、
トランジスタＱ３のベース電極を引き抜き、トランジス
タＱ３は完全に遮断する。
０１が論理“１”となるとトランジスタｎ３が導通し、
トランジスタＱ３のベース電極を引き抜き、トランジス
タＱ３は完全に遮断する。
この結果、トランジスタＱ４にベース電流が供給されず
、トランジスタＱ４を遮断する。
、トランジスタＱ４を遮断する。
次に入力’１＋’２の何れか、又は共に論理“１”の場
合、トランジスタＰＩ ＋ Ｐ２が遮断し、トランジス
タｎ４又はｎ５は導通し、トランジスタＱｌのベース電
極は引抜かれトランジスタＱｌは完全に遮断する。
合、トランジスタＰＩ ＋ Ｐ２が遮断し、トランジス
タｎ４又はｎ５は導通し、トランジスタＱｌのベース電
極は引抜かれトランジスタＱｌは完全に遮断する。
この結果トランジスタＱ２にベース電流は供給されず、
トランジスタＱ２も遮断する。この時、同時にトランジ
スタｎｌまたはｎ２が導通し、トランジスタｎ３も導通
し、そのしきい電圧が適当にとってあ゛る為、出力０１
が論理“１′の間は、トランジスタｎ１またはｎ２を介
してトランジスタＱ３のベース電流が駆動される。
トランジスタＱ２も遮断する。この時、同時にトランジ
スタｎｌまたはｎ２が導通し、トランジスタｎ３も導通
し、そのしきい電圧が適当にとってあ゛る為、出力０１
が論理“１′の間は、トランジスタｎ１またはｎ２を介
してトランジスタＱ３のベース電流が駆動される。
前記と同様出力０１はトランジスタＱ３．Ｑ４の各々の
駆動能力の積で駆動され強力に論理“０”に駆動される
。
駆動能力の積で駆動され強力に論理“０”に駆動される
。
以上説明した様に本発明は、Ｂ ｉＣＭＯＳ論理回路の
トーテムポール接続されたプルアップ及びプルダウン素
子を各々ダーリントン接続のバイポーラトランジスタで
構成することにより、デイメンジョンの大型化、又は、
負荷の分散を図らず、従って集積度の低下を招く事なく
より大きな負荷の駆動が可能となる効果がある。
トーテムポール接続されたプルアップ及びプルダウン素
子を各々ダーリントン接続のバイポーラトランジスタで
構成することにより、デイメンジョンの大型化、又は、
負荷の分散を図らず、従って集積度の低下を招く事なく
より大きな負荷の駆動が可能となる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 ｎｌ−ｎ５・・・エンハンスメント型ｎチャンネルＭＯ
Ｓトランジスタ、Ｐｓ 、Ｐ２・・・エンハンスメント
型ｐチャンネルＭＯＳトランジスタ、Ｑ１〜Ｑ４・・・
ｎｐｎ型バイポーラトランジスタ、１１＋１２・・・入
力、Ｏ＋・・・出力。
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 ｎｌ−ｎ５・・・エンハンスメント型ｎチャンネルＭＯ
Ｓトランジスタ、Ｐｓ 、Ｐ２・・・エンハンスメント
型ｐチャンネルＭＯＳトランジスタ、Ｑ１〜Ｑ４・・・
ｎｐｎ型バイポーラトランジスタ、１１＋１２・・・入
力、Ｏ＋・・・出力。
Claims (1)
- 各々２段ないしそれ以上のダーリントン接続されたバイ
ポーラトランジスタで構成されたプルアップ・プルダウ
ン素子をトーテムポール接続した負荷駆動回路と、相補
型ＭＯＳ論理ゲートと、前記相補型ＭＯＳ論理ゲートの
入力と前記負荷駆動回路の出力を入力とし該出力と接地
電位間に直列に接続されたｎチャンネルＭＯＳトランジ
スタからなる制御回路を有し、前記相補型ＭＯＳ論理ゲ
ートの出力電流で前記負荷駆動回路のプルアップ素子の
ベースを駆動し、前記制御回路の出力電流で前記負荷駆
動回路のプルダウン素子のベースを駆動するように構成
する事を特徴としたＢｉＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126578A JPH01295525A (ja) | 1988-05-23 | 1988-05-23 | ＢｉＣＭＯＳ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126578A JPH01295525A (ja) | 1988-05-23 | 1988-05-23 | ＢｉＣＭＯＳ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295525A true JPH01295525A (ja) | 1989-11-29 |
Family
ID=14938639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126578A Pending JPH01295525A (ja) | 1988-05-23 | 1988-05-23 | ＢｉＣＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295525A (ja) |
-
1988
- 1988-05-23 JP JP63126578A patent/JPH01295525A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60177723A (ja) | 出力回路 | |
| JPH05211437A (ja) | 論理回路 | |
| US5155387A (en) | Circuit suitable for differential multiplexers and logic gates utilizing bipolar and field-effect transistors | |
| US4716310A (en) | Logical biMOS gate circuit having low power dissipation | |
| JP2865256B2 (ja) | バイポーラ・ｍｏｓ論理回路 | |
| JPS63125017A (ja) | ３ステ−ト付相補型ｍｏｓ集積回路 | |
| JPH01295525A (ja) | ＢｉＣＭＯＳ論理回路 | |
| JPH0629829A (ja) | 改善された低出力レベルを備えたＢｉＣＭＯＳ励振器 | |
| JP2548864B2 (ja) | 低スレッショルドＢｉＣＭＯＳ論理回路 | |
| JPH01295526A (ja) | ＢｉＣＭＯＳ論理回路 | |
| EP0435389B1 (en) | Differential input, differential output BICMOS multiplexers and logic gates and an adder utilizing the same | |
| JP2538986B2 (ja) | 論理回路 | |
| JPH05304464A (ja) | 入力バッファ回路 | |
| JP2869510B2 (ja) | 負荷駆動回路 | |
| JP3092257B2 (ja) | ＢｉＣＭＯＳ回路 | |
| JPS596628A (ja) | トライステ−ト論理回路 | |
| JPH0574247B2 (ja) | ||
| JPH01286616A (ja) | ＢｉＣＭＯＳ論理回路 | |
| JPH02162827A (ja) | 半導体回路 | |
| JP2929869B2 (ja) | ３ステート・バッファ回路 | |
| JPH01286617A (ja) | ＢｉＣＭＯＳ論理回路 | |
| JPS6229316A (ja) | ３ステ−ト回路 | |
| JP2934265B2 (ja) | 相補型ｍｏｓ出力回路 | |
| JPH02254814A (ja) | ３ステート出力バッファ回路 | |
| JPS62231521A (ja) | 半導体集積回路 |