JPH0460992A

JPH0460992A - 半導体記憶装置

Info

Publication number: JPH0460992A
Application number: JP2166615A
Authority: JP
Inventors: Makoto Takahashi; 誠高橋; Toshinari Takayanagi; 俊成高柳
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-06-27
Filing date: 1990-06-27
Publication date: 1992-02-26
Anticipated expiration: 2011-03-04
Also published as: JPH0821237B2; US5287323A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、スタティックメモリに関し、特に、マルチポ
ート機能を有する半導体記憶装置に関する。

（従来の技術）マルチＣＰＵシステムの共有メモリ（キャッシュメモリ
）や画像メモリのように同時アクセスすることを要求さ
れるメモリでは、例えば、１つの記憶セルに対して複数
本のワード線と複数本のビット線とを接続したいわゆる
マルチポートメモリが一般に用いられる。このマルチポ
ートメモリにおいて、書き込み動作と読み出し動作が競
合（同一セルに対して同時に行われること）すると、書
き込んだデータと読み出したデータとの一貫性が保てな
いことがある。このため、通常はプロセッサ等のシステ
ム側で競合しないように制御している。また、同一セル
に対して書き込みと読み出しとを同時にすることを禁止
していない（競合を禁止していない）システムでは、書
き込みが完了した後、新たにデータを読み出し、データ
の一貫性を保つということが行われている。また、これ
による読み出しアクセス時間の増加をなくすために、書
き込みデータをメモリセルを介さずに読み出しポートの
ビット線もしくはセンスアンプの出力側にバイパスする
方法もとられている。

第６図は、従来の２ポート用の記憶装置の構成を示す回
路図である。

ワード線ＷＬａ８０１の電位に基づき、メモリセル６０
２より情報がトランスファーゲート６０３を介してビッ
ト線ＢＬａＢＯ４へ伝えられ、この情報の反転情報が同
じくワード線ＷＬａ６０１の電位に基づき、メモリセル
６０２よりトランスファーゲート６０５を介してビット
線／ＢＬａｌｌｉＯ［１へ伝えられる。また、ワード線
ＷＬｂ６１１の電位に基づいてメモリセル６０２より情
報がトランスファーゲート６１３を介してビット線ＢＬ
ｂＢ１４へ伝えられ、この情報の反転情報が同じくワー
ド線ＷＬｂＢ１１の電位に基づき、メモリセル６０２よ
りトランスファーゲート６１５を介してビット線／ＢＬ
ｂ６１６へ伝えられる。また、ビット線ＢＬａ６０４．
　　ビット線／ＢＬａ８０Ｂは、その電位を電源電位に
保つため、ビット線負荷回路６１７のＭＯＳ）ランジス
タロ１８に接続され、ビット線ＢＬｂＢ１４．　　ビッ
ト線／ＢＬｂ８１６は、ビット線負荷回路６２７のＭＯ
Ｓ）ランジスタロ２８に接続されている。ここで、ビッ
ト線ＢＬａｌ１０４とビット線／ＢＬａ６０６とを利用
する入出力経路をａポート、ビット線ＢＬｂ８１４とビ
ット線／ＢＬｂ６１［１とを利用する入出力経路をｂポ
ートと呼ぶことにする。ビット線負荷回路６１７のＭＯ
Ｓ）ランジスタロ１８のゲートにはａポートに対するラ
イトイネーブル信号／ＷＥａＧ３０が入力され、ａポー
トが書き込みに使われていないときにビット１ｊｌＢＬ
ａ６０４とビット線／ＢＬａ６０６との電位を電源電位
ＶＤＤに保つ。同様に、ビット線負荷回路６２７のＭＯ
Ｓ）ランジスタロ２８のゲートにはｂポートに対するラ
イトイネーブル信号／ＷＥｂ８４０が入力され、ｂポー
トが書き込みに使われていないときにビット線ＢＬｂ［
ｉ１４とビット線／ＢＬｂＢｌＢとの電位を電源電位ｖ
ＤＤに保つ。

このメモリセル６０２に対して、ａポートによる読み出
しとｂポートによる書き込みとが競合した場合を考える
。この場合、通常のアクセス時に比べ、ａポートのビッ
ト線負荷回路６１７によって、セルへの書き込み時間が
遅くなったり、書き込みができなくなることがある。こ
れは、メモリセル６０２がラッチしているデータを書き
換えるのに加えて、ビット線負荷回路がオン状態になっ
ている読み出し側のａポートのビット線が持つ情報も反
転させることになるからである。上記の問題は、ポート
数が増加するほど顕著になる。ところで、前述のとおり
遅くなった書き込みが完了した後、データを読み出して
いると、当然、読み出しにも時間がかかる。また、書き
込みができなかった場合には、書き込みデータと読み出
しデータとの一貫性が保証されないことになる。なお、
同図においては、メモリセル６０２として、Ｅ／Ｒ形セ
小セルわちエンハンスメント型ＭＯ３Ｉ−ランジスタと
抵抗とからなるセルを用いた。メモリセルがフルＣＭＯ
Ｓセル（ＣＭＯＳのみで実現したセル）の場合には、Ｅ
ＺＲ形セ小セルべてデータ保持力が強い。つまり、書き
込みにくいので、上記のような問題は、さらに大きいこ
とになる。

第７図は、従来の技術によるメモリセルにおいて、ａポ
ートによる読み出しとｂポートによる書き込みとが競合
した場合のＢＬａ６０４の電位。

／ＢＬａ６０Ｂの電位およびＢＬｂＢ１４の電位、／Ｂ
Ｌｂ８１Ｂの電位の動きを説明する図である。以下、第
６図および第７図を参照して、書き込み・読み出し競合
時の各ビット線の電位の動きを説明する。なお、時刻Ｔ
。以前において、メモリセル６０２の第１ノード６５０
の電位はロウレベル”Ｌ”第２ノード６６０の電位はハ
イレベル”Ｈ”であるとする。また、時刻Ｔ。以前にお
いて、各ビット線の電位は、電源電位ｖＤＤからビット
線負荷回路のＭＯＳ）ランジスタのしきい値電圧Ｖｌｈ
分を差し引いた値になっている。

まず、時刻Ｔ。において、ＷＬ　ａ　　８０１．　ＷＬ
ｂ　　ｅｉｔが立ち上がり、トランスファーゲートが動
作し、セルとビット線Ｂ　Ｌ　ａ　　６０４．　／Ｂ　
Ｌ　ａ　　６０［ｉ。

ＢＬｂ　　６１４．　／ＢＬｂ　　６１Ｂとの間に電流
経路が形成される。すると、／ＢＬａ　　６０Ｂ、　／
ＢＬｂ　　６１８の電位は、ロウレベルに引かれるため
、それぞれＢ　Ｌ　ａ　　６０４．　　Ｂ　Ｌ　ｂ　　
６１４に対し電位差が生じる。

次に、時刻Ｔ１において、ライトイネーブル信号／ＷＥ
ｂ６４０が立ち下がり、書き込みが開始される。この時
から再び／ＷＥｂ　　８４０が立ち上がるまで、ｂポー
トのビット線負荷回路６２７はオフ状態となる。なお、
ａポートのビット線負荷回路６１７はオン状態である。

この後、時刻Ｔ２においてＢＬｂ６１４の電位と／ＢＬ
ｂ６１Ｂの電位とが書き込み動作により反転し、続いて
時刻Ｔ３において、ＢＬａ８０４の電位と／ＢＬａ［ｉ
ｏＢの電位とが反転している。書き込み開始すなわちラ
イトイネーブル信号／ＷＥｂ８４０の立ち下がりから両
ポートのビット線の電位の反転が完了するまでの時間を
書き込み時間τＷとすると、Ｔ３−Ｔ、がτッである。

第６図に示した回路では、読み出しを行っているためビ
ット線負荷回路がオン状態のａポートのビット線もドラ
イブするため、この書き込み時間τＷがかかっている。

（発明が解決しようとする課題）本発明は、上記のような従来技術の問題点に鑑み成され
たもので、その目的は、マルチポート方式におけるデー
タの書き込み動作・読み出し動作を確実に、かつ高速に
行うことである。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、本発明の半導体記憶装置は
、スタティックに情報を記憶する記憶手段と、第１のワ
ード線の電位に基づいて前記情報を第１のビット線に伝
える第１伝達手段と、第２のワード線の電位に基づいて
前記情報を第２のビット線に伝える第２伝達手段と、前
記第１のビット線と第２のビット線とのうち少なくとも
１つのビット線と電源電位とに接続され、前記少なくと
も１つのビット線の電位を前記電源電位に保持する少な
くとも１つの電位保持手段と、複数のアドレス信号群と
制御信号群とに応じて前記電位保持手段を制御する電位
保持制御手段とを有することを特徴とする。

（作用）上記のメモリセルにおいては、１つのメモリセルに対し
、書き込みと読み出しとが競合した場合に、電位保持制
御手段により、ビット線負荷回路などの電位保持手段の
動作を停止することができる。

（実施例）以下、第１図乃至第５図を参照して、本発明に係るマル
チポートメモリについて説明する。

第１図は、本発明の第１の実施例である２ポート用の記
憶装置の構成を示す回路図である。

ワード線ＷＬａ　１吋の電位に基づき、メモリセル１０
２より情報がトランスファーゲート１０３を介してビッ
ト線ＢＬａ１０４へ伝えられ、この情報の反転情報が同
じくワード線ＷＬａ１０１の電位に基づき、メモリセル
１０２よりトランスファーゲート１０５を介してビット
線／ＢＬａ１０Ｂへ伝えられる。また、ワード線ＷＬｂ
ｌｌｌの電位に基づいてメモリセル１０２より情報がト
ランスファーゲート１１３を介してビット線ＢＬｂｌ１
４へ伝えられ、この情報の反転情報が同じくワード線Ｗ
Ｌｂｌｌｌの電位に基づき、メモリセル１０２よりトラ
ンスファーゲート１１５を介してビット線／ＢＬｂＬ１
６へ伝えられる。また、ビット線ＢＬａ１０４．　　ビ
・ソト線／ＢＬａ１０Ｂは、その電位を電源電位に保つ
ため、第１の電位保持手段であるビット線負荷回路１１
７のＭＯＳ）ランジスタ】１８に接続され、ビット線Ｂ
Ｌｂｌ１４．　　ビット線／ＢＬｂｌｌＢは、第２の電
位保持手段であるビット線負荷回路１２７のＭＯＳトラ
ンジスタ１２８に接続されている。ここで、ビット線Ｂ
Ｌａ１０４とビット線／ＢＬａｌＯＢとを利用する入出
力経路をａポート、ビット線ＢＬｂ　　１１４とビット
線／ＢＬｂｌｌＢとを利用する入出力経路をｂポートと
呼ぶことにする。

ａポートのビット線負荷回路１１７のＭＯＳトランジス
タ１１ｇのゲートには、電位保持制御手段であるビット
線負荷制御回路１３０からの信号ＰＬＣａ１３１が入力
され、ｂボートのビット線負荷回路１２７のＭＯＳトラ
ンジスタ１２８のゲートには、電位保持制御手段である
ビット線負荷制御回路１３０からの信号ＰＬＣｂ１３２
が入力されている。ビット線負荷制御回路１３０には、
アドレス信号群としてａポートアドレスであるＡＤＲａ
　　１４１．　　ｂポートアドレスであるＡ　Ｄ　Ｒｂ
　　１４２と、制御信号群としてａポートに対するライ
トイネーブル信号／ＷＥ　ａ　　４５１．　　ｂポート
に対するライトイネーブル信号／ＷＥｂ　　１５２とが
入力されている。

２ポート用の記憶装置で、同じアドレスつまり同じセル
に対して、ａポートで書き込み、ｂポートで読み出しを
行う場合を説明する。まず、ビット線負荷制御回路１３
０がＡＤＲａ１４１とＡＤＲｂ　　１４２とが一致した
ことを検出する。これと同時に、ａポートに対するライ
トイネーブル信号／ＷＥａ１５１とｂポートに対するラ
イトイネーブル信号／ＷＥｂ　　１５２とのうちどちら
か一方がロウレベルつまりアクティブであることを検出
する。そして、ビット線負荷制御回路１３０は、信号Ｐ
ＬＣａ１８１と信号ＰＬＣｂ１３２との両方をロウレベ
ルとして出力し、ＭＯＳトランジスタ１１８とＭＯＳト
ランジスタ１２８とのすべてをオフ状態にする。この結
果、ｂポートのビット線負荷回路１２７によって、セル
への書き込み時間が遅くなったり、書き込みができなく
なることかない。ｂポートのピッＩ・線負荷回路１２７
が、セル１０２に対する書き込み動作を妨げないからで
ある。なお、一方のボートのみを用いて書き込みのみを
行う場合には、ビット線負荷制御回路１３０は、書き込
みポートのビット線負荷回路のみを非動作状態にする。

また、読み出しにはどのビット線負荷回路も非動作状態
にする。

第２図は、本発明による２ポートメモリにおいて、ａポ
ートによる書き込みとｂポートによる読み出しとが競合
した場合のＢＬａｌ、０４の電位。

／ＢＬａ１０Ｇの電位およびＢＬｂｌ、１４の電位、／
ＢＬｂｌｌ−６の電位の動きを説明する図である。以下
、第１図および第２図を参照して、書き込み・読み出し
競合時の各ビット線の電位の動きを説明する。なお、時
刻Ｔ。以前において、各ビット線の電位は、電源電位Ｖ
ＤＤからビット線負荷回路のＭＯＳ）ランジスタのしき
い値電圧Ｖｌｈ分を差し引いたイ直になっている。

第２図においても、時刻Ｔ。、Ｔ、、Ｔ２゜Ｔ３におけ
る各ビット線の電位の動きは、第７図における従来の２
ポートメモリの動きと同様である。

しかし、書き込みが開始されてから（ライトイネーブル
信号／ＷＥｂ１．５２が立ち下がってから）Ｔ３におい
て、ＢＬａ１０４の電位と／ＢＬａ１０Ｂの電位とが反
転し、両ポートのビット線の電位の反転すなわち書き込
みが完了するまでの時間τ７（Ｔ３　　Ｔｌ）が第７図
の場合と比較して短くなっている。これは、Ｔ、におい
てライトイネーブル信号／ＷＥｂ　　１５２が立ち下が
ってからＴ２においてＢＬｂｌ、！４の電位と／ＢＬｂ
ｌｌＢの電位とが反転するまでの時間が短くなっている
こと、Ｔ２においてＢＬｂｌ１４の電位と／ＢＬｂｌｌ
Ｂの電位とが反転してからＴ３においてＢＬａ１０４の
電位と／ＢＬａ１０Ｂの電位とが反転し、両ポートのビ
ット線の電位の反転が完了するまでの時間とが短くなっ
ていることによる。

次に、第３図に、電位保持制御手段である２ポートメモ
リ用のビット線負荷制御回路１３０の構成例を示す。ア
ドレスのビット数と等しい排他的論理ＮＯＲゲートで基
本的に構成されたアドレス比較回路３０１が、ａポート
のアドレスであるＡＤＲａ１４１とｂポートのアドレス
であるＡＤＲｂ　　１４２とを比較する。ＮＡＮＤ回路
３０２は、ライトイネーブル信号／ＷＥ　ａ　　１５１
．　／ＷＥ　ｂ　　１５２を入力とする。ＮＡＮＤ回路
３０３は、アドレス比較回路３０１とＮＡＮＤ回路３０
２とからの２つの信号を入力とする。そして、このＮＡ
ＮＤ回路３０３の出力が書き込み・読み出し競合検出回
路３０４の出力となる。ＡＮＤ回路３０５は、書き込み
・読み出し競合検出回路３０４と／　Ｗ　Ｅ　ａ　　１
５１を入力とし、ビット線負荷制御回路１３０の第１の
出力として信号ＰＬＣａ１３１を出力する。信号ＰＬＣ
ａ１３Ｌは、ａポートに対するビット線負荷回路へ入力
される。

また、ＡＮＤ回路３０６は、書き込み・読み出し競合検
出回路３０４と／ＷＥｂ　　１５２を入力とし、ビット
線負荷制御回路１３０の第２の出力として信号ＰＬＣｂ
１８２を出力する。信号ＰＬＣｂ１３２は、ｂポートに
対するビット線負荷回路へ入力される。

このようなビット線負荷制御回路を用いることにより、
同一セルに対し、Ｃポートによる書き込みとｂポートに
よる読み出しとが競合した場合の書き込み時間の増大、
書き込みデータと読み出しデータとの不一致を防止する
ことができる。

第４図は、本発明の第２の実施例である３ポート用の記
憶装置の構成を示す回路図である。

ワード線ＷＬａ４０１の電位に基づき、メモリセル４０
２より情報がトランスファーゲート４０３を介してビッ
ト線ＢＬａ４０４へ伝えられ、この情報の反転情報が同
じくワード線ＷＬａ４吋の電位に基づき、メモリセル４
０２よりトランスファーゲート４０５を介してビット線
／ＢＬａ４０Ｂへ伝えられる。また、ワード線ＷＬｂ４
１１の電位に基づいてメモリセル４０２より情報がトラ
ンスファーゲート４１３を介してビット線ＢＬｂ４１４
へ伝えられ、この情報の反転情報が同じくワード線ＷＬ
ｂ４１１の電位に基づき、メモリセル４０２よりトラン
スファーゲート４１５を介してビット線／ＢＬｂ４１Ｂ
へ伝えられる。さらに、ワード線ＷＬｃ４２１の電位に
基づいてメモリセル４０２より情報がトランスファーゲ
ート４２３を介してピッ）ｆＪＢ　Ｌ　ｃ　　４２４へ
伝えられ、この情報の反転情報が同じくワード線ＷＬｃ
　　４２１の電位に基づき、メモリセル４０２よりトラ
ンスファーゲート　４２５を介してビット線／　Ｂ　Ｌ
　ｃ４２６へ伝えられる。また、ビット線ＢＬａ４０４
゜ビット線／ＢＬａ４０６は、電位を電源電位に保つた
め、第１の電位保持手段であるビット線負荷回路４２７
のＭＯＳ）ランジスタ４２８に接続され、ビット線ＢＬ
ｂ４１４．　　ビット線／ＢＬｂ４１Ｂは、第２の電位
保持手段であるビット線負荷回路４３７のＭＯＳトラン
ジスタ４８８に接続され、ビット線ＢＬｃ４２４．　　
ビット線／ＢＬｃ４２Ｇは、第３の電位保持手段である
ビット線負荷回路４４７のＭｏＳトランジスタ４４８に
接続されている。ここで、ビット線ＢＬａ４０４とビッ
ト線／ＢＬａ４０６とを利用する入出力経路をＣポート
、ビット線ＢＬｂ４１４とビット線／ＢＬｂ４１６とを
利用する入出力経路をｂポート、ビット線ＢＬｃ４２４
とビット線／Ｂ］　５Ｌｃ４２Ｂとを利用する入出力経路をＣポートと呼ぶこ
とにする。

Ｃポートのビット線負荷回路４２７のＭＯＳ）ランジス
タ４２８のゲートには、電位保持制御手段であるビット
線負荷制御回路４５０からの信号ＰＬＣａ４５１が入力
され、ｂポートのビット線負荷回路４３７のＭＯＳトラ
ンジスタ４３８のゲートには、電位保持制御手段である
ビット線負荷制御回路４５０からの信号ＰＬＣｂ４５２
が入力され、Ｃポートのビット線負荷回路４４７のＭＯ
８Ｉ−ランジスタ４４８のゲートには、電位保持制御手
段であるビット線負荷制御回路４５０からの信号ＰＬＣ
ｃ４５３が入力されている。ビット線負荷制御回路４５
０には、アドレス信号群としてＣポートアドレスである
ＡＤＲａ　　４Ｂ＋、　　ｂポートアドレスであるＡＤ
Ｒｂ　　４６２、ＣポートアドレスであるＡＤＲｃ４６
３と、制御信号群としてＣポートに対するライトイネー
ブル信号／ＷＥａ　　４７１．　　ｂポートに対するラ
イトイネーブル信号／ＷＥｂ　　４７２．　　Ｃポート
に対するライトイネーブル信号／ＷＥｃ４７３が入力さ
れている。

第５図に、電位保持制御手段である３ポートメモリ用の
ビット線負荷制御回路４５０の構成例を示す。アドレス
のビット数と等しい排他的論理ＮＯＲゲートで基本的に
構成されたアドレス比較回路５０１が、アドレスＡＤＲ
ａ４８１とアドレスＡＤＲｂ４Ｂ２とアドレスＡＤＲｃ
４６３とを比較する。

そして、このアドレス比較回路５０１は、ＡＤＲａ４６
１とＡ　Ｄ　Ｒｂ　４６２とが一致した場合には”　１
“の一致信号５１１を、ＡＤＲｂ４Ｂ２とＡＤＲｃ４（
ｉ３とが一致した場合には”１”の一致信号５１２を、
ＡＤＲｃ４８３とＡＤＲｂ４６１とが一致した場合には
”１“の一致信号５１．３を出力する。ＮＡＮＤ回路群
５２０は、ライトイネーブル信号／ＷＥａ４７１／　Ｗ
　Ｅ　ｂ　　４７２．　／　Ｗ　Ｅ　ｃ　　４７３と一
致信号５１．１　、５１２．５１３とを入力とする。Ａ
ＮＤ回路５３１は、ＮＡＮＤ回路群５２０からの信号と
ライトイネーブル信号／ＷＥａ４７１とを入力とし、ビ
ット線負荷制御回路４５０の第１の出力として信号ＰＬ
Ｃａ４５１を出力する。信号ＰＬＣａ４５１は、Ｃポー
トに対するビット線負荷回路へ入力される。ＡＮＤ回路
５３２は、ＮＡＮＤ回路群５２０からの信号とライトイ
ネーブル信号／ＷＥｂ４７２とを入力とし、ビット線負
荷制御回路４５０の第２の出力として信号ＰＬＣｂ４５
２を出力する。信号ＰＬＣｂ４５２は、ｂポートに対す
るビット線負荷回路へ入力される。

ＡＮＤ回路５３３は、ＮＡＮＤ回路群５２０からの信号
とライトイネーブル信号／ＷＥｃ４７３とを入力とし、
ビット線負荷制御回路４５０の第３の出力として信号Ｐ
ＬＣｃ４５３を出力する。信号ＰＬＣｃ４５３は、Ｃポ
ートに対するビット線負荷回路へ入力される。

このように、ビット線負荷制御回路を用いることにより
、同一セルに対し、２つ以上のポートによる書き込みと
読み出しとが競合した場合に、ビット線負荷回路などの
電位保持手段の動作を停止することで、書き込み時間の
増大、書き込みデータと読み出しデータとの不一致を防
止することができる。

また、ビット線負荷制御回路を付加するだけで、同一セ
ルに対し、２つ以上のポートによる書き込みと読み出し
とが競合することを禁止したり、書き込みデータをメモ
リセルを介さずに読み出しポートのビット線もしくはセ
ンスアンプへ出力するという複雑な制御を必要としない
。

なお、上記の実施例においては、２ポートメモリ、３ポ
ートメモリについて説明したが、ポート数はこれらに限
られるものでない。マルチポートメモリではポート数が
４ポート、６ポートと多くなればなるほど書き込みデー
タと読み出しデータとの一貫性に問題があり、より多数
のポートを有するメモリに本発明を適用するとより有効
である。

［発明の効果］以上、説明したように、本発明によるメモリセルにおい
ては、マルチポート方式におけるデータの書き込み動作
・読み出し動作を確実に、かつ高速に行うことが可能と
なる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例である２ポ−ト用の記
憶装置の構成を示す回路図、第２図は、本発明に係る２
ポートメモリセルにおける各ビット線の電位の動きを説
明するための図、第３図は、２ポートメモリ用のビット
線負荷制御回路を説明する論理図、第４図は、本発明の
第２の実施例である３ポート用の記憶装置の構成を示す
回路図、第５図は、３ポートメモリ用のビット線負荷制
御回路を説明する論理図、第６図は、従来の２ポート用
の記憶装置の構成を示す回路図、第７図は、従来の２ポ
ートメモリセルにおける各ビット線の電位の動きを説明
するための図である。１０１・・・ワード線ＷＬａ、　　　　１０２・・・メ
モリセル、１０３．１０５．１１Ｌ１１５・・・トラン
スファーゲート、１０４−・・ビット線Ｂ　Ｌ　ａ、　
ｌｏ［ｉ　−ビット線／　Ｂ　Ｌ　ａ　。１１１・・・ワード線ＷＬｂ、　　１１４・・・ビット
線ＢＬｂ。１１６・・・ビット線／Ｂ　Ｌ　ｂ。１１７．１２７・・・ビット線負荷回路、１３０・・・
ビット線負荷制御回路、１３１−・・信号Ｐ　Ｌ　Ｃａ、　　　　１．３２−・
・信号ＰＬＣｂ。１４１−ＡＤＲａ、　　　　　　　　１４２−ＡＤＲｂ
。

Claims

【特許請求の範囲】スタティックに情報を記憶する記憶手段と、第１のワー
ド線の電位に基づいて前記情報を第１のビット線に伝え
る第１伝達手段と、第２のワード線の電位に基づいて前記情報を第２のビッ
ト線に伝える第２伝達手段と、前記第１のビット線と第２のビット線とのうち少なくと
も１つのビット線と電源電位とに接続され、前記少なく
とも１つのビット線の電位を前記電源電位に保持する少
なくとも１つの電位保持手段と、複数のアドレス信号群と制御信号群とに応じて前記電位
保持手段を制御する電位保持制御手段とを有することを
特徴とする半導体記憶装置。