JPH01296632A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01296632A JPH01296632A JP63127326A JP12732688A JPH01296632A JP H01296632 A JPH01296632 A JP H01296632A JP 63127326 A JP63127326 A JP 63127326A JP 12732688 A JP12732688 A JP 12732688A JP H01296632 A JPH01296632 A JP H01296632A
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- Japan
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- cell
- external terminal
- wiring
- transistor
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/926—Multiple bond pads having different sizes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Bipolar Transistors (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は電力用の半導体装置に関し、特にパワートラン
ジスタ、ＭＯＳＦＥＴ、ＢｉＭＯ８及びＩＧＢＴ等の自
己消弧形電力半導体チップの内部配線構造に関するもの
である。
ジスタ、ＭＯＳＦＥＴ、ＢｉＭＯ８及びＩＧＢＴ等の自
己消弧形電力半導体チップの内部配線構造に関するもの
である。
従来のこの種半導体装置としてパワートランジスタを例
にとって第２図及び第３図を８照して説明する。第２図
はこのパワートランジスタの配線構造図であり、第３図
はその等価回路図である。
にとって第２図及び第３図を８照して説明する。第２図
はこのパワートランジスタの配線構造図であり、第３図
はその等価回路図である。
これらの図において、１＆、１ｂはチップ電極と外部端
子をそれぞれ接続するワイヤ線からなるエミッタ内部配
線、１ｃはベース内線配線、１ｄはスピードアップダイ
オード接続用配線、２龜はパワートランジスタチップ、
２ｂはこのパワートランジスタチップ２急の出力段トラ
ンジスタセルである。また、３はエミッタ外部端子、４
はベース外部端子、５はコレクタ外部端子、６は入力段
トランジスタのベース・エミッタ間に接続されたスピー
ドアップダイオードである。
子をそれぞれ接続するワイヤ線からなるエミッタ内部配
線、１ｃはベース内線配線、１ｄはスピードアップダイ
オード接続用配線、２龜はパワートランジスタチップ、
２ｂはこのパワートランジスタチップ２急の出力段トラ
ンジスタセルである。また、３はエミッタ外部端子、４
はベース外部端子、５はコレクタ外部端子、６は入力段
トランジスタのベース・エミッタ間に接続されたスピー
ドアップダイオードである。
すなわち、パワートランジスタは、通常、第２図に示す
ように、同一チップ２ａ上に、複数個の同一形状のセル
２ｂが形成されておシ、各セル２ｂに電流が分肢される
ように構成されている。このとき、チップの各セル２ｂ
からエミッタ外部端子３へそれぞれ内部配線ｌａ、ｌｂ
が接続されているが、これらの配線長が同じ長さにはな
らない。そこで、第３図に示すように、各セル２ｂのエ
ミッタ側配線インピーダンスＺｍ、Ｚｂが異なる。その
ため、各セル２ｂ Ｋ流れる電流バランスは、特にこれ
らエミッタ側インピーダンスに依存する。従って、上記
エミッタ側配線インピーダンスＺａ。
ように、同一チップ２ａ上に、複数個の同一形状のセル
２ｂが形成されておシ、各セル２ｂに電流が分肢される
ように構成されている。このとき、チップの各セル２ｂ
からエミッタ外部端子３へそれぞれ内部配線ｌａ、ｌｂ
が接続されているが、これらの配線長が同じ長さにはな
らない。そこで、第３図に示すように、各セル２ｂのエ
ミッタ側配線インピーダンスＺｍ、Ｚｂが異なる。その
ため、各セル２ｂ Ｋ流れる電流バランスは、特にこれ
らエミッタ側インピーダンスに依存する。従って、上記
エミッタ側配線インピーダンスＺａ。
ｚｂの差によって生じる電流バランスは、特にトランジ
スタのターンオン時及びターンオフ時の過渡現象におい
て顕著である。つまり、短パルス・大電流の短絡耐量や
ターンオフ性能金決める逆バイアス５ＯＡ（安全動作領
域）を低下させることになる。
スタのターンオン時及びターンオフ時の過渡現象におい
て顕著である。つまり、短パルス・大電流の短絡耐量や
ターンオフ性能金決める逆バイアス５ＯＡ（安全動作領
域）を低下させることになる。
このように、従来の′１力用半導体装置は、半導体チッ
プ上に構成された複数個のセルを持っており、これらの
谷セルから通常はワイヤ線で１個所に集められて外部端
子に接続されている。そのため、外部端子から各セルへ
の内部配線の長さが異なり、この配線のインピーダンス
のアンバランスにより、各セルに流れる電流にアンバラ
ンスが生じる。その結果、逆バイアスＳＯＡや短絡耐量
等が低下するという欠点があった。
プ上に構成された複数個のセルを持っており、これらの
谷セルから通常はワイヤ線で１個所に集められて外部端
子に接続されている。そのため、外部端子から各セルへ
の内部配線の長さが異なり、この配線のインピーダンス
のアンバランスにより、各セルに流れる電流にアンバラ
ンスが生じる。その結果、逆バイアスＳＯＡや短絡耐量
等が低下するという欠点があった。
本発明ｒま以上の点に鑑み、とＧらの欠点を解消するた
めに、同一の半導体チップ上に構成される俗セルの内部
配線インピーダンスを出来る限９等しくなるように配線
した電力用半導体装ｒｔ全提供すること全目的とする。
めに、同一の半導体チップ上に構成される俗セルの内部
配線インピーダンスを出来る限９等しくなるように配線
した電力用半導体装ｒｔ全提供すること全目的とする。
本発明に係る半導体装置は、自己消弧形半導体チップと
、該チップ面に形成された複数個のセルと、該各セルと
外部端子とをそれぞれ接続する内部配線を有する電力用
半導体装置において、外部端子からの距離が長い位置に
あるセルに対し、該セルと外部端子との配線インピーダ
ンスが、他の短い位置にあるセルの配線インピーダンス
ト等シくなるように、前記長い位置にあるセルに短い位
置にあるセルより多くの内部配線数を有することを特徴
とするものである。
、該チップ面に形成された複数個のセルと、該各セルと
外部端子とをそれぞれ接続する内部配線を有する電力用
半導体装置において、外部端子からの距離が長い位置に
あるセルに対し、該セルと外部端子との配線インピーダ
ンスが、他の短い位置にあるセルの配線インピーダンス
ト等シくなるように、前記長い位置にあるセルに短い位
置にあるセルより多くの内部配線数を有することを特徴
とするものである。
本発明においては、各セルの内部配線のインピーダンス
を等しくすることにより、各セルに流れる電流をバラン
スさせることが可能になる。
を等しくすることにより、各セルに流れる電流をバラン
スさせることが可能になる。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図は本発明の一実施例によるパワートランジスタの
配ｍ構造図である。この実施例のパワートランジスタは
、パワートランジスタチップ２ａ上に則−形状のトラン
ジスタセル２ｂが複数個釜べて形成されている点は、上
記した第２図に示す従来例のものと同様であるが、谷ト
ランジスタセルのうち、エミッタ外部端子３に近いトラ
ンジスタセル２ｂにエミッタ内部配線１ｂを１本接続し
、遠い方のトランジスタセル２ｂに２本のエミッタ内部
配線１＆を接続して、その外部端子３からみた配線イン
ピーダンスを等しくする。そして、ペース内部配線１ｃ
についても、ペース外部端子４に対し２個のスピードア
ップダイオード６を接続して分散した配線構造とし、谷
トランジスタセル２ｂへ供給する入力′ＩｔＲ，が等し
くなるように構成されている。なお、図中、同一符号は
同一または相当部分を示している。
配ｍ構造図である。この実施例のパワートランジスタは
、パワートランジスタチップ２ａ上に則−形状のトラン
ジスタセル２ｂが複数個釜べて形成されている点は、上
記した第２図に示す従来例のものと同様であるが、谷ト
ランジスタセルのうち、エミッタ外部端子３に近いトラ
ンジスタセル２ｂにエミッタ内部配線１ｂを１本接続し
、遠い方のトランジスタセル２ｂに２本のエミッタ内部
配線１＆を接続して、その外部端子３からみた配線イン
ピーダンスを等しくする。そして、ペース内部配線１ｃ
についても、ペース外部端子４に対し２個のスピードア
ップダイオード６を接続して分散した配線構造とし、谷
トランジスタセル２ｂへ供給する入力′ＩｔＲ，が等し
くなるように構成されている。なお、図中、同一符号は
同一または相当部分を示している。
このように構成されたパワートランジスタによると、エ
ミッタ外部端子３からみた各トランジスタセル２ｂの内
部配線ｊａ、１ｂのインピーダンスが等しくなると共に
、各トランジスタセル２ｂへ供給する入力電流が等しく
なるので、各トランジスタセル２ｂＫＫれる電流のバラ
ンスがとれる。これによって、トランジスタのターンオ
ン時及びターンオフ時における短パルス・大を流の短絡
耐量やターンオフ性能を決める逆バイアスＳＯＡを向上
させることができる。
ミッタ外部端子３からみた各トランジスタセル２ｂの内
部配線ｊａ、１ｂのインピーダンスが等しくなると共に
、各トランジスタセル２ｂへ供給する入力電流が等しく
なるので、各トランジスタセル２ｂＫＫれる電流のバラ
ンスがとれる。これによって、トランジスタのターンオ
ン時及びターンオフ時における短パルス・大を流の短絡
耐量やターンオフ性能を決める逆バイアスＳＯＡを向上
させることができる。
なお、本発明は、上記実施例に限定されるものではなく
、パワートランジスタの他にＭＯＳＦＥＴ 。
、パワートランジスタの他にＭＯＳＦＥＴ 。
ＢｉＭＯ８、ＧＴＯ、ＩＧＢＴ に適用しても同様な
効果がある。また、パワーモジュールのような複数個の
電力半導体チップが組み込まれた素子についても適用可
能である。
効果がある。また、パワーモジュールのような複数個の
電力半導体チップが組み込まれた素子についても適用可
能である。
以上説明したように本発明によれば、・電力用の半導体
装置において各セルの内部配線のインピーダンスを等し
くすることにより、各セルに流れる電流のバランスがと
れるので、素子の短絡耐量。
装置において各セルの内部配線のインピーダンスを等し
くすることにより、各セルに流れる電流のバランスがと
れるので、素子の短絡耐量。
逆バイアスＳＯＡが著しく改善される。また、チップ内
の熱集中が起とシにくくなり、順バイアスＳＯＡが広く
なると共に、二次降伏も起こりにくくなる等の効果があ
る。
の熱集中が起とシにくくなり、順バイアスＳＯＡが広く
なると共に、二次降伏も起こりにくくなる等の効果があ
る。
第１図は本発明の一実施例によるパワートランジスタの
配線構造図、第２図は従来例によるパワートランジスタ
の配線構造図、第３図は第２図の従来例の等価回路図で
ある。 １ｍ、１ｂ・・・・エミッタ内部配線、１ｃ・・・・ベ
ース内部配縁、２＆・・・・パワートランジスタチップ
、２ｂ・・・・出力段トランジスタセル、３・・・・エ
ミッタ外部端子、４・・・・ベース外部端子、５・・・
・コレクタ外部端子、６・・・・スピードアップダイオ
ード。
配線構造図、第２図は従来例によるパワートランジスタ
の配線構造図、第３図は第２図の従来例の等価回路図で
ある。 １ｍ、１ｂ・・・・エミッタ内部配線、１ｃ・・・・ベ
ース内部配縁、２＆・・・・パワートランジスタチップ
、２ｂ・・・・出力段トランジスタセル、３・・・・エ
ミッタ外部端子、４・・・・ベース外部端子、５・・・
・コレクタ外部端子、６・・・・スピードアップダイオ
ード。
Claims (1)
- 自己消弧形半導体チップと、該チップ面に形成された
複数個のセルと、該各セルと外部端子とをそれぞれ接続
する内部配線を有する電力用半導体装置において、外部
端子からの距離が長い位置にあるセルに対し、該セルと
外部端子との配線インピーダンスが、他の短い位置にあ
るセルの配線インピーダンスと等しくなるように、前記
長い位置にあるセルに短い位置にあるセルより多くの内
部配線数を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127326A JP2599757B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127326A JP2599757B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296632A true JPH01296632A (ja) | 1989-11-30 |
| JP2599757B2 JP2599757B2 (ja) | 1997-04-16 |
Family
ID=14957164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127326A Expired - Lifetime JP2599757B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599757B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602832U (ja) * | 1983-06-20 | 1985-01-10 | 富士電機株式会社 | 半導体装置 |
-
1988
- 1988-05-25 JP JP63127326A patent/JP2599757B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602832U (ja) * | 1983-06-20 | 1985-01-10 | 富士電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2599757B2 (ja) | 1997-04-16 |
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| JP2004152861A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |