JPH01297754A - インターフェースシステム - Google Patents

インターフェースシステム

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JPH01297754A
JPH01297754A JP12709388A JP12709388A JPH01297754A JP H01297754 A JPH01297754 A JP H01297754A JP 12709388 A JP12709388 A JP 12709388A JP 12709388 A JP12709388 A JP 12709388A JP H01297754 A JPH01297754 A JP H01297754A
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unit
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JP12709388A
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Tomio Ikejima
池嶋 冨美夫
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野) 本発明は共通ハスに複数のインターフェース装置を接続
するインターフェースシステムに関する。
(従来の技術) 第3図は従来一般に広く用いらねでいる複数のインター
フェース装置(ユニッ[〜)を接続するシステムの構成
を示す。
第3図において、1はプロセッサユニットであり、基本
部110ユニツ1〜3およびインターフェース(T10
)ユニッl−5−1〜5〜2を択一的に選択して、選択
されたインターフェースユニットを介して外部機器との
間で情報の通信を行う。
インターフェースの選択を行うために、基本部インター
フェースユニツ1〜、第1〜第nのインターフェースユ
ニット5−1〜5−nとプロセッサユニット1との間に
ラックセレク1〜線4−1〜4−nが設りられている。
プロセッサユニット内に設けら4また人出カプロセッサ
2はインターフェースユニットを指定する13号をラッ
クセI/り1・線4−1〜4−nにア1〜レス発生器2
−1によりイj(給することにより、選択されたインタ
ーフェースユニッ[〜か動作可能状態と)7る。選択さ
Jまたインターフェースユニッ)−から転送される・l
i!i報は不図示のハスを介して人出力ブロセッヅ2に
対して送られる。
ここで第1〜第nのインターフェースユニットは増設さ
れたインターフェースユニットである。
例えは7個のインターフェースユニットを増設する場合
には8木のラックセレク1〜線か必要であり、増設イン
ターフェースユニッ1へか増加するにしたかってラック
セレク1〜F1.QもJ曽やさ?jりれはならないとい
う欠点かあった。この欠点を解決するために、次に提案
されたインターフェースユニットの接続方式(第2の従
来例)を第4図に示す。
第4図において第3図に示す第1の従来例同様の箇所に
は同一の符号をイ」シている。
第2の従来例はランクセ1ノクト線4を共通ハスで接続
する例であり、インターフェースユニッ1−に予め識別
番号を割り当てておき、例えば図に示ずにうに3木のラ
ックセレクト線に3ヒツI・て識別番号を示すラックセ
レクト信号を供給することににって、識別番号か示す増
設インターフェースユニットを入出力プロセッサ2か選
択する。
一方、増設インターフェースユニッl−5側には第5図
に示ずJ:うに、」1記識別番号を設定するだめの設定
スイッチ騒と、ラックセレクト信号の識別を行うコンパ
レータ5Bか設りられている。設定スイッチいにより設
定さねる識別番号とラックセレク]・線から指示される
識別番号とをコンパレータ5Bか比較し、識別番号か一
致したとぎに、このインターフェースユニッ1−か選択
されたことをコンパレータ5Bか判断し、一致信号を動
作可能状態を指示するセレク1〜信号どしてインターフ
ェースユニットの制御回路5Cに出力している。
このような第2の従来例においては増設インターフェー
スユニッ1〜を増加してもラックセレクト線4の本線は
増やさなくてもよいというメリットか生したか、それぞ
れの増設インターフェースユニッI−に設定スインチ5
八を設番づなりれ+jならず、操作者か設定スへッチ5
八を操作してインターフェースユニットの識別番号を設
定しなりれはノJらないという欠点か生してきた。
この欠点を解決するために、改良されたインターフェー
スユニッ1〜の構成を第6図に示す。
第6図において、増設インターフェースユニッl〜5を
次段のi!!!設インターフェースユニッ1−(不図示
)の間に入力信号な1′”ずつ減算して出力する減算器
5AAが設りられている。また、増設インターフェース
ユニット5内にはラックセレクト線4の信号が°゛0°
°ずなわちすへてレヘルパI2°“であることを検出す
る゛′0″0′53Bか設りられている。
人出力プロセッサ2が選択したい識別番号をラックセレ
クト線に3ビット信号て供給すると、この信号は各ユニ
ットの減算器5AAにより順次減算されて、目的のユニ
ットにおし)て0”°となる。従って、この0°′の信
号を検出するインターフェースユニットか入出カプロセ
ッサか選択するインターフェースユニットどなる。
この接続方式によって操作者による識別番号の設定とい
う欠点を解消できるようになってきlこ。
(発明か解決しようとする課題) このような第2の従来例におりるインターフェースシス
テムにおいて、増設可能なインターフェースユニットの
台数はラック信号線の本数にJ:り定まるが、大多数の
インターフェースユニットを増設可能とするために、ラ
ック信号線の数を増しておくと、規定数以上の増設ユニ
ットか接続された場合にはその確認かテ1〔シいという
解決すべき問題点があった、この点に簡単に説明してお
く。
ラック信号線を例えは10木とした場合増設可能なイン
ターフェースユニットの数は、210個というように非
富に多数となる。したがって、インターフェースユニッ
トを増設したいときは既存のインターフェースユニット
を操作者か目視て割数するという煩しい作業か第6図に
示すインターフェースユニットを用いた場合には必要と
なる。
そこて、本発明の目的は、」二連の問題点を解決し、規
定数以上のインターフェース装置か接続されていること
を自動的に検出てきるインターフェースシステムを1足
イ共することにある。
〔課題を解決するための手段〕
このような目的を達成するために、木発明は、複数のイ
ンターフェース装置を択一的に選択指定するためのアド
レスを本体装置のアドレス発生器から信号線を介して直
列接続の前記インターフェース装置に送出するインター
フェースシステムであって、前記インターフェース装置
の各々は、入力する前記アドレスを減算して次段のイン
ターフェース装置に出力する減算器と、該減算器で減算
前の入力アドレスが所定のアドレスであること検出する
とその検出信号を前記本体装置に送出するアドレス検出
器とを有しており、前記本体装置GJ、前記アドレス発
生器から特定のアドレスを出力したときに前記複数のイ
ンターフェース装置のいずれかから前記検出信号を受信
したときには、予め定められだ個数以上の前記インター
フェース装置が接続されていると判別する判別器を具え
たことを特徴とする。
(作 用) 木発明は、インターフェース装置を指定しない空アドレ
スを特定のアドレスとして設けており、本体装置から空
ア)−レスを送出したときに、この空ア1ヘレスはイン
ターフェース装置の減算器により順次減算される。イン
ターフェース装置のいずれかの検出器が検出信号を本体
装置の判別器に対して応答送信したときは、予め定めら
れた接続可数な個数を超えて、インターフェース装置か
接続されているので、判別器は上記検出信号を受信する
ことによりインターフェースの超過接続を自動的に検出
することかできる。
〔実施例〕
以下、図面を参照して木発明の実施例を詳細に説明する
第1図は本発明実施例の基本構成を示す。
木実施例は第6図に示す第2の従来例のシステム構成に
ラックオーバー通知の旨を知らせる信号を伝送する信号
線13を人出カプロセッサ2の判別器2−2の一端と接
続し、各増設ユニッl−20−1〜20−7から、ラッ
クセレクト信号か°°0°°であることを検出した旨の
信号を、レヘル゛H”′の信号形態てラックオーバー通
知線13に出力するようにしている。
また、各増設ユニットを選択するための識別番号として
基本部■10を0°°、第1の増設インターフェースユ
ニット20−1を°1″・・・第7の増設インターフェ
ースユニット20−7を“7″と割り当て、3ヒツトの
ラックセレクト信号によりインターフェースユニットを
選択するものとする。
t2お、基本部インターフェースユニットはラックオー
バ通知線には接続しない。
したかって、0°′かインターフェースの接続確認のと
きの空アドレスとなる。
また、人出カプロセッサにはラックオーバー血信線にレ
ベル゛H“の信号か発生したことを検出すると予め定め
られた個数以上の増設インターフェースユニットか接続
すると判別する判別器2−1か設けられている。なおこ
の判別器にはコンパレータなとを用いた公知の信号レベ
ル判定器を用いれはよい。
第2図は本発明実施例の増設インターフェースユニット
の回路構成を示す。
第2図において、増設インターフェースユニッ]・20
内には、第6図に示す従来例と同様の′fA算器5AA
 と゛0″検出回路53Bか設けられており、” o 
”検出回路58Bにおいて、ラックセレクト信号か0′
″であることか検出されると、その旨を示ず゛0°′検
出信号か制御回路5Cに出力されると共に、チックオー
バ通知線13にも出力される。
第1図に戻り、次に本実施例の動作説明を行う。
電鯨オンのイニシャル時に人出力ブロセッザ2から、ラ
ックセレクト信号” o ”を出力すると、  5すな
わち、基本部インターフェースユニッl〜3を指定する
と、基本部インターフェースユニッi〜の減算器から始
まって各増設インターフェースユニットの減算器5AA
ににリラックセレク1−信号の値は0→7−6・・・→
1と順次減算されていく。ここて、増設インターフェー
スユニット20の接続個数が規定範囲内であれは、増設
インターフェースユニツl−20−1〜20−7はラッ
クセレクト信号“°0′°を検出しないので、ラックオ
ーバ通知線13においては“0“検出信号か発生されな
い。
次に、例えば、第8の増設ユニット20−8が規定数を
超えて接続された場合には、人出カプロセッサ2が同様
に′0゛′のラックセレクト信号を出力すると、ラック
セレクト信号は増設ユニット20−8に入力する時点で
0′°となるので増設インターフェースユニッl−20
−8の0検出回路58Bでラックセレク1−信号゛0′
”を検出し、ラックオーバー通知線13にo”検出信号
か出力される。人出カプロセッサ2はこの“0°′検出
信号を入力することにより増設インターフェースユニッ
トが台数オーバーであることか判断てきる。
一方、正規の数の増設インターフェースユニットの接続
状態において通常のシステム作動時に、人出カプロセッ
サ2か例えはラックセレクト信号として、例えば1゛°
を出力すると、第1の増設インターフェースユニット2
0−1の゛0°’検出(K号をラックオーバ通知線13
に出力する。したが)て、本発明においては人出カプロ
セッサ2はこの“0′”検出信号を受信することて増設
インターフェースユニットの選択が確実に行なわれるこ
とを知ることができ、換言すれは、゛0°′検出信号か
発生しないことにより増設インターフェースユニットの
故障を知ることかてぎるというメリットも得られる。
次に本実施例の応用形態については次のことが考えられ
る。
1) 本実施例においては基本部インターフェースユニ
ット3とラックオーバー通知線を接続しないようにして
いるか、基本部インターフェースユニットの選択確認を
行いたい場合には、ラックオーバー通知線に接続する。
ただし、インターフェースユニットに対する識別番号を
基本部インターフェースユニット3から順次゛°1°°
、゛2°。
・・・と割り当て、ラックオーバーを検出するために識
別番号゛0°′を空各アドレスとしておくとよい。
〔発明の効果] 以上、説明したように本発明によれば、インターフェー
ス装置を指定しない空アドレスを特定アドレスとして設
りており、本体装置から空アI〜レスを送出したときに
、この空アドレスはインターフェース装置の減算器によ
り順次減算される。インターフェース装置のいずれかの
検出器が検出信号を本体装置の判別器に対して応答送信
したときは、予め定められた接続可数な個数を超えて、
インターフェース装置か接続されているので、判別器は
上記検出信号を受信することによりインターフェースの
超過接続を自動的に検出することかてきるという効果か
得られる。
さらには本発明は、インターフェース装置の超過接続を
確認するという新しい機能を実現するために、従来の減
算方式のインターフェース装置システムを大幅に変更す
る必要かないという効果も冑られる。
【図面の簡単な説明】
第1図は本発明実施例の基本構成を示すブロック図、 第2図は本発明実施例のインターフェースユニットの構
成を示す回路図、 第3図は第1の従来例のシステム構成を示すブロック図
、 第4図は第2の従来例のシステム構成を示すブロック図
、 第5図は第4図に示す増設インターフェースユニツ1〜
の構成を示す回路図、 第6図は第4図に示す増設インターフェースユニットの
他の構成を示す回路図である。 1・・・プロセッサユニット、 2・・・人出カプロセッサ、 3・・・基本部110ユニツ1へ、 4・・・ラックセレクト線、 5.20・・・増設インターフェース(Ilo)ユニッ
ト、5八・・・設定スイッチ、 5B・・・コンパレータ、 5C・・・制御回路、 5八八 ・・・減算器、 5[]B・・・0検出回路、 13・・ラックオーバー通知線。 第2イ迫束例の4世の増設イ>’77 第6 7エースユニツトの匣俗図 図

Claims (1)

  1. 【特許請求の範囲】 1)複数のインターフェース装置を択一的に選択指定す
    るためのアドレスを本体装置のアドレス発生器から信号
    線を介して直列接続の前記インターフェース装置に送出
    するインターフェースシステムであって、 前記インターフェース装置の各々は、入力する前記アド
    レスを減算して次段のインターフェース装置に出力する
    減算器と、 該減算器で減算前の入力アドレスが所定のアドレスであ
    ること検出するとその検出信号を前記本体装置に送出す
    るアドレス検出器とを有しており、 前記本体装置は、前記アドレス発生器から特定のアドレ
    スを出力したときに前記複数のインターフェース装置の
    いずれかから前記検出信号を受信したときには、予め定
    められた個数以上の前記インターフェース装置が接続さ
    れていると判別する判別器を具えたことを特徴とするイ
    ンターフェースシステム。
JP12709388A 1988-05-26 1988-05-26 インターフェースシステム Expired - Lifetime JPH077373B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021144649A (ja) * 2020-03-13 2021-09-24 富士通株式会社 起動制御装置、起動制御システム及び起動制御方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021144649A (ja) * 2020-03-13 2021-09-24 富士通株式会社 起動制御装置、起動制御システム及び起動制御方法

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